用于DVFS片上系统的全数字SARDLL设计

作     者：徐太龙 薛峰 高先和 蔡志匡 韩少宇 胡学友 陈军宁 XU Tailong;XUE Feng;GAO Xianhe;CAI Zhikuang;HAN Shaoyu;HU Xueyou;CHEN Junning

作者机构：合肥学院电子信息与电气工程系合肥230601 安徽三联学院电子电气工程学院合肥230601 南京邮电大学电子科学与工程学院南京210046 安徽大学电子信息工程学院合肥230601 

基　　金：安徽省教育厅自然科学研究基金资助重点项目(KJ2014A211) 合肥学院重点建设学科基金资助项目(2014xk06) 

出 版 物：《计算机工程》 (Computer Engineering)

年 卷 期：2015年第41卷第4期

页      码：273-276,283页

摘      要：针对动态电压/频率调整系统芯片中时钟同步问题,设计一个具有宽工作频率范围和固定锁定周期的快速锁定全数字逐次逼近延时锁定环,采用改进的可复位数字控制延时线方法,在减小面积和提高最高工作频率的同时,有效地解决传统全数字逐次逼近延时锁定环的谐波锁定和零延时陷阱问题。整个延时锁定环采用TSMC-65 nm CM OS工艺标准单元库实现,仿真结果表明,在典型工艺角和25℃情况下,工作频率范围为250 M Hz^2 GHz,锁定时间为固定的18个输入时钟周期,当电源电压为1.2 V、输入时钟频率为2 GHz时,功耗为0.4 m W。

主 题 词：动态电压/频率调整 延时锁定环 时钟偏差 片上系统 锁定时间 谐波锁定 零延时陷阱 

学科分类：080903[080903] 0809[工学-计算机类] 08[工学] 

D　O　I：10.3969/j.issn.1000-3428.2015.04.052

馆 藏 号：203310284...