用Verilog-HDL设计序列检测器

作     者：鄢靖丰 陈晓黎 王平 Yan Jingfeng;Chen Xiaoli;Wang Ping

作者机构：中国地质大学计算机学院武汉430074 湖北广播电视大学武汉430074 

出 版 物：《计算机与数字工程》 (Computer & Digital Engineering)

年 卷 期：2005年第33卷第11期

页      码：118-121页

摘      要：简要介绍Verilog-HDL设计数字电路基本原理,并用它具体的设计一个序列检测器,且与传统的用J-K触发器所设计的检测器进行了比较,最后在Synplify开发环境进行仿真综合,自动生成了满足给定条件的序列检测器物理电路。

主 题 词：Verilog-HDL Synplify 电子设计自动化 序列检测器 

学科分类：080902[080902] 0809[工学-计算机类] 08[工学] 

D　O　I：10.3969/j.issn.1672-9722.2005.11.034

馆 藏 号：203316525...