CABAC算术编码器硬件优化实现

作     者：王瑞 姜宏旭 李波 Wang Rui;Jiang Hongxu;Li Bo

作者机构：北京航空航天大学计算机学院北京100191 

基　　金：国家自然科学基金资助项目(60775018) 国家863计划资助项目 新世纪优秀人才支持计划资助项目 

出 版 物：《北京航空航天大学学报》 (Journal of Beijing University of Aeronautics and Astronautics)

年 卷 期：2009年第35卷第6期

页      码：678-682页

摘      要：为了解决上下文自适应二进制算术编码器(CABAC,Context-based Adaptive Binary Arithmetic Coder)硬件实现吞吐率难以提高的问题,提出了基于数据流动态特性的电路优化方法.通过建立算法的数据流模型,提取出限制硬件实现性能的数据流反馈环路.针对上下文环路,采用3条迭代周期不同的子环路更新具有不同依赖周期的上下文变量,提高了时钟频率和吞吐率;对于字节打包环路,通过提取一类可简化电路结构的数据元素,并为之构建快速旁路,增加了环路的处理速度.基于上述方法并辅以基本的电路优化手段,设计实现在现场可编程门阵列(FPGA,Field-Programmable Gate Array)平台上频率可达309MHz,并且每个时钟周期处理一个编码符号.

主 题 词：算术编码 上下文自适应二进制算术编码器 硬件结构 现场可编程门阵列 

学科分类：08[工学] 0802[工学-机械学] 0835[0835] 0825[工学-环境科学与工程类] 081202[081202] 0812[工学-测绘类] 

核心收录：

D　O　I：10.13700/j.bh.1001-5965.2009.06.019

馆 藏 号：203348541...