32×32乘法器的一种设计

作     者：栾玉霞 李存志 

作者机构：西安电子科技大学理学院陕西西安710071 

基　　金：西安电子科技大学青年科研工作站资助项目 

出 版 物：《西安电子科技大学学报》 (Journal of Xidian University)

年 卷 期：2004年第31卷第1期

页      码：16-20页

摘      要：介绍了用基4Booth编码器,4 2压缩器和改进的选择进位加法器,实现32×32乘法器的设计过程.用Verilog描述了整个乘法器的设计硬件语言.在Active HDL5 1上进行功能仿真以及时序后仿真,可知该设计在保证工作频率增加的情况下,版图面积会更小.

主 题 词：CSA加法器 乘法器 Booth算法 选择进位 芯片设计 

学科分类：08[工学] 081201[081201] 0812[工学-测绘类] 

核心收录：

D　O　I：10.3969/j.issn.1001-2400.2004.01.005

馆 藏 号：203367544...