面向模型检验的跨时钟域设计电路特性生成方法

作     者：冯毅 许经纬 易江芳 佟冬 程旭 FENG Yi;XU Jing-wei;YI Jiang-fang;TONG Dong;CHENG Xu

作者机构：北京大学微处理器研究与开发中心北京100871 

基　　金：国家863高技术研究发展计划(No.2006AA010202) 

出 版 物：《电子学报》 (Acta Electronica Sinica)

年 卷 期：2009年第37卷第2期

页      码：258-265页

摘      要：对跨时钟域设计进行功能验证是SoC验证中的难点问题.传统的面向跨时钟域设计的模型检验方法并没有充分考虑电路特性描述的完整性问题,然而制订完整的电路特性是模型检验有效性的基础,不全面的电路特性描述将可能隐藏设计错误.为生成完整的描述跨时钟域设计的电路特性,本文首先提出基于有限状态自动机的电路特性生成方法;然后为缓解状态空间爆炸问题,提出基于亚稳态的数值化简策略.通过对两个典型的跨时钟域设计进行实验的结果表明,采用本文方法不仅能够达到100%的电路特性覆盖率,而且可以发现被传统方法隐藏的功能错误.同时模型检验的时间代价也能够得到大幅度降低.

主 题 词：形式化验证 模型检验 跨时钟域设计 电路特性生成 

学科分类：08[工学] 081201[081201] 0812[工学-测绘类] 

核心收录：

D　O　I：10.3321/j.issn:0372-2112.2009.02.004

馆 藏 号：203371192...