高速收发器中解复用电路的设计

作     者：邓军勇 蒋林 曾泽沧 Deng Junyong;Jiang Lin;Zeng Zecang

作者机构：西安邮电大学电子工程学院陕西西安710121 

基　　金：国家自然科学基金重点项目(61136002) 国家自然科学基金面上项目(61272120) 陕西省教育厅专项科研计划项目(2010JK817) 

出 版 物：《微型机与应用》 (Microcomputer & Its Applications)

年 卷 期：2014年第33卷第11期

页      码：60-64页

摘      要：采用SMIC 0.18μm CMOS工艺,设计了高速收发器中双模1:8/1:10解复用电路。解复用电路采用半速率结构,基于电流模式逻辑完成对2.5 Gb/s差分数据1:2解复用电路;基于交替反相的锁存器和反馈逻辑完成双模4/5时钟分频和占空比调节;通过适当的相位控制实现了由相位控制链、交替存储链和同步输出链构成的1:4/1:5模式可选的数字CMOS解复用电路;1:2与1:4/1:5解复用级联完成1:8/1:10串并转换。采用数模混合仿真方法对电路进行仿真,结果表明该电路能可靠工作。

主 题 词：半速率时钟结构 解复用 CMOS 电流模式逻辑 锁存器 

学科分类：080903[080903] 0809[工学-计算机类] 08[工学] 

D　O　I：10.3969/j.issn.1674-7720.2014.11.017

馆 藏 号：203381564...