Verilog-VHDL翻译器设计与实现

作     者：胡燕翔 刘明业 

作者机构：北京理工大学ASIC研究所北京100081 

基　　金：到国防基础科研项目 军用微电子项目资助 

出 版 物：《计算机辅助设计与图形学学报》 (Journal of Computer-Aided Design & Computer Graphics)

年 卷 期：2004年第16卷第8期

页      码：1074-1079页

摘      要：在对Verilog和VHDL两种语言进行全面分析比较的基础上 ,依据统一的模拟时序模型和设计引用层次 ,采用模拟语义制导的方法完成从Verilog描述向VHDL描述的翻译转换 在保持功能等价和可综合性的同时 ,减少对语法和描述风格的限制

主 题 词：Verilog-VHDL 翻译器 模拟时序模型 硬件描述语言 模拟语义 

学科分类：081203[081203] 08[工学] 0835[0835] 0811[工学-水利类] 0812[工学-测绘类] 

核心收录：

D　O　I：10.3321/j.issn:1003-9775.2004.08.009

馆 藏 号：203408434...