基于优化电路的高性能乘法器设计

作     者：应琦钢 郑丹丹 何乐年 YING Qi-gang;ZHENG Dan-dan;HE Le-nian

作者机构：浙江大学超大规模集成电路研究所浙江杭州310027 

基　　金：国家自然科学基金项目(60720106003) 浙江大学基本科研业务费专项项目(KYJD09012) 

出 版 物：《微电子学与计算机》 (Microelectronics & Computer)

年 卷 期：2011年第28卷第4期

页      码：52-56页

摘      要：为了提高二进制乘法器的速度并降低其功耗,在乘法器的部分积产生模块采用了改进的基4Booth编码和部分积产生电路并在部分积压缩模块应用了7∶3压缩器电路,设计并实现了一种高性能的33×28二进制乘法器.在TSMC 90 nm工艺和0.9 V工作电压下,仿真结果与Synopsys公司module compiler生成的乘法器相比,部分积产生电路速度提高34%,7∶3压缩器和其他压缩器的结合使用减少了约一级全加器的延时,整体乘法器速度提高约17.7%.

主 题 词：Booth编码 部分积压缩 7:3压缩器 

学科分类：08[工学] 0835[0835] 081202[081202] 0812[工学-测绘类] 

D　O　I：10.19304/j.cnki.issn1000-7180.2011.04.014

馆 藏 号：203441714...