1553B总线协议IP核设计与实现

作     者：周密 金惠华 尚利宏 李化云 ZHOU Mi;JIN Hui-hua;SHANG Li-hong;LI Hua-yun

作者机构：北京航空航天大学601教研室北京100083 

基　　金：国防预研基金资助项目(51415060303HK0113) 

出 版 物：《电子器件》 (Chinese Journal of Electron Devices)

年 卷 期：2007年第30卷第1期

页      码：334-338页

摘      要：介绍了自主知识产权的1553B总线IP核的系统结构、实现方法与容错设计.IP核使用Verilog语言设计,可在10万等效门以上的现场可编程逻辑芯片上实现.其他自行研制的1553B解决方案均建立在嵌入式处理器或DSP基础上,其协议芯片仅完成数据链路层功能.本IP核不但可进行数据链路层操作,而且一经配置即可完成大部分传输层工作,并具备内建自检测能力.在实验系统中可无缝替换Aeroflex/UTMC的UT1553BBCRTM商用芯片.

主 题 词：1553B总线 IP核 容错FPGA 

学科分类：12[管理学] 1201[管理学-管理科学与工程类] 08[工学] 081201[081201] 0812[工学-测绘类] 

D　O　I：10.3969/j.issn.1005-9490.2007.01.089

馆 藏 号：203455475...