一种针对3D芯片的BIST设计方法

作     者：王伟 高晶晶 方芳 陈田 兰方勇 李杨 Wang Wei;Gao Jingjing;Fang Fang;Chen Tian;Lan Fangyong;Li Yang

作者机构：合肥工业大学计算机与信息学院合肥230009 合肥工业大学管理学院合肥230009 

基　　金：国家自然科学基金(No.61106037) 博士点基金新教师项目(200803591033) 

出 版 物：《电子测量与仪器学报》 (Journal of Electronic Measurement and Instrumentation)

年 卷 期：2012年第26卷第3期

页      码：215-222页

摘      要：提出了一种基于分层结构的内建自测试(BIST)设计方法—3DC-BIST(3D Circuit-BIST)。根据3D芯片的绑定前测试和绑定后测试阶段,针对3D芯片除底层外的各层电路结构,采用传统方法,设计用于绑定前测试的相应BIST结构;针对3D芯片底层电路结构与整体结构,通过向量调整技术,设计既能用于底层电路绑定前测试又能用于整体3D芯片绑定后测试的BIST结构。给出了一种针对3D芯片的BIST设计方法,与传统方法相比减少了面积开销。实验结果表明该结构在实现与传统3D BIST方法同样故障覆盖率的条件下,3D平面面积开销相比传统设计方法减少了6.41%。

主 题 词：3D芯片 绑定前测试 绑定后测试 内建自测试 

学科分类：08[工学] 081101[081101] 0811[工学-水利类] 081102[081102] 

D　O　I：10.3724/SP.J.1187.2012.00215

馆 藏 号：203488410...