异步子字并行乘累加单元的设计与实现

作     者：王友瑞 王蕾 石伟 戴葵 王志英 WANG You-rui;WANG Lei;SHI Wei;DAI Kui;WANG Zhi-ying

作者机构：国防科技大学计算机学院湖南长沙410073 

基　　金：国家自然科学基金资助项目(90407022) 国家863计划资助项目(2007AA01Z101) 

出 版 物：《计算机工程与科学》 (Computer Engineering & Science)

年 卷 期：2009年第31卷第1期

页      码：121-124页

摘      要：异步电路能很好地解决同步集成电路设计中出现的时钟扭曲和时钟功耗过大等问题。本文采用异步集成电路设计方法设计了一款32位异步子字并行乘累加单元,并在0.18μm工艺条件下实现了该单元。通过使用特殊的部分积译码电路,该乘累加单元能支持多种子字并行模式,适用于多媒体处理。评测结果表明,异步乘累加单元的性能和功耗指标均优于采用同样结构的同步乘累加单元。

主 题 词：异步 子字并行 乘累加 

学科分类：08[工学] 081201[081201] 0812[工学-测绘类] 

核心收录：

D　O　I：10.3969/j.issn.1007-130X.2009.01.035

馆 藏 号：203525729...