一种小面积低功耗串行AES硬件加解密电路

作     者：韩少男 李晓江 HAN Shaonan;LI Xiaojiang

作者机构：中国科学院微电子研究所北京100029 

基　　金：浙江省高科技基金资助项目(2006c11107) 

出 版 物：《微电子学》 (Microelectronics)

年 卷 期：2010年第40卷第3期

页      码：347-353页

摘      要：通过分析AES算法的基本原理,对AES算法中的子模块SubBytes和Mixcolumns的硬件电路实现方法进行优化,提出一种新的key硬件电路实现方式,并在key的实现电路中采用低功耗设计。与目前的大多数实现电路相比,该电路可以有效减小芯片面积,降低电路功耗。采用串行AES加密/解密电路结构,经综合仿真后,芯片面积为8 054门,最高工作频率为77.4 MHz,对128位数据加密的速率为225 Mbps,解密速率达到183 Mbps,可满足目前大部分无线传感网络数据交换速率的需求。

主 题 词：AES算法 加密/解密 串行电路 ASIC 

学科分类：080903[080903] 0809[工学-计算机类] 08[工学] 

馆 藏 号：203533588...