FPGA数据总线宽度不相等的双口RAM的设计

作     者：孙培燕 李克俭 蔡启仲 黄仕林 李刚 SUN Pei-yan;LI Ke-jian;CAI Qi-zhong;HUANG Shi-lin;LI Gang

作者机构：广西科技大学电气与信息工程学院柳州545006 

基　　金：广西科学基金(桂科自2011GXNSFA018153) 桂科自0991067 广西教育厅科研项目(2013LX092)资助 

出 版 物：《科学技术与工程》 (Science Technology and Engineering)

年 卷 期：2014年第22卷第35期

页      码：249-253页

摘      要：目前双口RAM两个端口的数据总线宽度相等,而实际应用中,存在着双口RAM两个端口连接的系统的数据总线宽度不相等的问题,为此提出两个端口数据总线宽度不同的双口RAM的FPGA设计方法,双口RAM内部存储器的个数根据2个数据总线宽度比进行设计,在数据总线宽度小的端口设计逻辑控制电路,满足该端口分时进行的读写操作;根据这种双口RAM的读写操作特点,两个端口同时对某一存储单元进行读写操作时,设计存储单元数据总线宽度小的端口具有读写优先权的仲裁机制。对应用Verilog HDL设计的这种双口RAM进行了综合仿真测试,结果表明该双口RAM读写操作正确,具有可行性和实用性。

主 题 词：数据总线宽度 综合仿真测试 仲裁 

学科分类：08[工学] 081201[081201] 0812[工学-测绘类] 

D　O　I：10.3969/j.issn.1671-1815.2014.35.049

馆 藏 号：203535834...