HMAC-MD5的FPGA优化与实现

作     者：蔡啸 李树国 CAI Xiao;LI Shu-guo

作者机构：清华大学微电子学研究所北京100084 清华信息科学与技术国家实验室北京100084 

基　　金：国家"八六三"计划(2012AA012402) 清华大学自主研发计划(2011Z05116) 清华信息科学与技术国家实验室项目(2015年立项) 

出 版 物：《微电子学与计算机》 (Microelectronics & Computer)

年 卷 期：2015年第32卷第9期

页      码：100-104页

摘      要：在信息安全领域,数据完整性和真实性是十分重要的.HMAC-MD5算法是实现数据完整性和真实性验证的一种算法.HMAC-MD5的软件实现性能较低,而它的FPGA硬件实现性能较高.为了提高FPGA实现的性能,提出了一种二合一的结构,处理512bit数据周期数降低至33拍,提高了吞吐率,同时能够支持HMAC-MD5带密钥输入和不带密钥输入、单MD5运算的模式选择.本设计在Stratix III器件上使用QuartusII 13.0进行综合,在使用了预计算、微指令控制器、资源复用等优化策略之后,最终综合出时钟频率为100 MHz,吞吐率达到1.55Gb/s,逻辑资源使用为1 120ALUTs.

主 题 词：HMAC-MD5 FPGA 吞吐率 

学科分类：080903[080903] 0809[工学-计算机类] 08[工学] 

D　O　I：10.19304/j.cnki.issn1000-7180.2015.09.020

馆 藏 号：203536080...