多FPGA设计的时钟同步

作     者：宋威 方穗明 姚丹 张立超 钱程 SONG Wei;FANG Sui-ming;YAO Dan;ZHANG Li-chao;QIAN Cheng

作者机构：北京工业大学电子信息与控制工程学院 北京工业大学北京市嵌入式系统重点实验室北京100022 北京工业大学北京市嵌入式系统重点实验室 

基　　金：北京市嵌入式系统研究与开发计划基金资助项目(D0304004040111) 

出 版 物：《计算机工程》 (Computer Engineering)

年 卷 期：2008年第34卷第7期

页      码：245-247页

摘      要：在多FPGA设计中,时钟信号的传输延时造成了FPGA间的大时钟偏差,进而制约系统性能。为减少时钟偏差,该文提出一种多数字延迟锁相环(DLL)电路。该电路将时钟的传输电路放入DLL的反馈环路。利用DLL的延迟锁定特性,对FPGA间的时钟传输延时进行补偿,减少FPGA间的时钟偏差,解决多FPGA的时钟同步问题。

主 题 词：现场可编程逻辑门阵列 时钟偏差 延迟锁相环 

学科分类：08[工学] 081201[081201] 0812[工学-测绘类] 

核心收录：

D　O　I：10.3969/j.issn.1000-3428.2008.07.087

馆 藏 号：203541156...