基于Verilog HDL的高效状态机设计

作     者：温国忠 WEN Guozhong

作者机构：深圳职业技术学院电子与信息工程学院广东省深圳市518055 

出 版 物：《电子工程师》 (Electronic Engineer)

年 卷 期：2006年第32卷第6期

页      码：4-7页

摘      要：用Verilog HDL(硬件描述语言)进行有限状态机电路设计,由于设计方法不同,综合出来的电路结构、速度、面积和时延特性都会有很大的差别,甚至某些臃肿的电路还会产生难以预料的问题。因此,很有必要深入探讨在用Verilog HDL进行有限状态机设计中,如何简化电路结构、优化电路设计的问题。文中根据有限状态机的设计原理,描述了有限状态机设计的几种设计方法,分析了影响状态机设计时延、速度和电路综合面积问题,提出了一种高效状态机设计方法,并给出了基于Veril-og HDL程序综合得到的电路图,验证了方法的正确性。

主 题 词：有限状态机 Verilog HDL One—hot编码 

学科分类：080903[080903] 0809[工学-计算机类] 08[工学] 

D　O　I：10.3969/j.issn.1674-4888.2006.06.002

馆 藏 号：203555804...