一种高速低相位噪声锁相环的设计

作     者：徐江涛 原义栋 田颖 姚素英 XU Jiang-tao;YUAN Yi-dong;TIAN Ying;YAO Su-ying

作者机构：天津大学电子信息工程学院天津300072 

基　　金：国家自然科学基金资助项目(60576025) 

出 版 物：《天津大学学报》 (Journal of Tianjin University(Science and Technology))

年 卷 期：2008年第41卷第3期

页      码：300-304页

摘      要：设计了一种1.8 V、SMIC 0.18μm工艺的低噪声高速锁相环电路.通过采用环行压控振荡器,节省了芯片面积和成本.通过采用差分对输入形式的延时单元,很好地抑制了电源噪声.与传统的简单差分对反相器延时单元相比,该结构通过采用钳位管和正反馈管,实现了输出节点电位的快速转变.整个电路芯片测试结果表明:在输入参考频率为20 MHz、电荷泵电流为40μA、带宽为100 kHz时,该锁相环可稳定输出频率为797.1 MHz～1.272 GHz的时钟信号,且在中心频率500 kHz频偏处相位噪声可减小至-94.3 dBc/Hz.

主 题 词：锁相环 相位噪声 毛刺 压控振荡器 电荷泵 CMOS工艺 

学科分类：080903[080903] 0809[工学-计算机类] 08[工学] 

核心收录：

D　O　I：10.3969/j.issn.0493-2137.2008.03.009

馆 藏 号：203609576...