65nm FPGA中基于位宽选择的高速Block RAM设计

作     者：陈丹 王健 张昕睿 来金梅 CHEN Dan;WANG Jian;ZHANG Xin-rui;LAI Jin-mei

作者机构：复旦大学专用集成电路与系统国家重点实验室上海201203 

基　　金：国家高技术研究发展计划资助项目(2012AA012001) 

出 版 物：《复旦学报（自然科学版）》 (Journal of Fudan University：Natural Science)

年 卷 期：2015年第54卷第1期

页      码：85-90,97页

摘      要：针对高性能现场可编程门阵列(FPGA)应用中数据存储交换的高速、多种位宽配置需求,本文设计了一种基于数据位宽可调整的高速Block RAM,并将其嵌入自主研发的FPGA芯片中.在该FDP15芯片中,Block RAM采用65nm的1P10M层金属,核电压1.2VCMOS工艺技术,可以实现1bit×16k,2bits×8k,4bits×4k不带校验位和9bits×2k,18bits×1k,36bits×512带有校验位的6种位宽选择模式,3种写入模式的双端口独立工作.文中针对位宽配置选择功能提出了一种单元可重复的电路结构,同时采用模拟位线延迟反馈机制实现了Block RAM较高的工作频率.流片测试的结果表明Block RAM可以实现真正的双端口独立工作,其6种位宽模式和3种写入模式功能正确,开关参数延迟可以达到2.25ns,与Xilinx同等功能、规模的芯片Virtex-4中内嵌Block RAM相比,性能接近.

主 题 词：现场可编程门阵列 块随机存储器 位宽可配置 延迟反馈 

学科分类：080903[080903] 0809[工学-计算机类] 08[工学] 

核心收录：

D　O　I：10.15943/j.cnki.fdxb-jns.2015.01.012

馆 藏 号：203612828...