AES加密引擎并行化设计与实现

作     者：苏阳 

作者机构：武警工程大学电子技术系陕西西安710086 

基　　金：国家自然科学基金(61103230) 武警工程大学基础基金(wjy201312)资助项目 

出 版 物：《武汉大学学报（理学版）》 (Journal of Wuhan University:Natural Science Edition)

年 卷 期：2013年第59卷第5期

页      码：471-476页

摘      要：在自主设计AES-256加密算法IP核的基础上,提出了AES加密引擎和多密码引擎SoC的硬件结构,对它们内部的并行化设计进行了研究和分析.通过对加密引擎的逻辑综合和多密码引擎并行模块的定量分析发现,在160MHz的核心频率下,4个AES-256密码引擎并行模块受总线影响下的系统吞吐率为3.06Gb/s.与同类设计相比,本文的并行化设计占有更小的面积资源,具有更大的系统吞吐率,达到了多引擎并行化设计的目标.

主 题 词：AES-256 IP核 加密引擎 多密码引擎 并行化 

学科分类：081203[081203] 08[工学] 0835[0835] 0812[工学-测绘类] 

核心收录：

D　O　I：10.14188/j.1671-8836.2013.05.007

馆 藏 号：203627565...