全通路图法用于CMOS开关级形成测试

作     者：梁业伟 Liang Yewei Beijing Computer Institute

作者机构：北京计算机学院 

出 版 物：《计算机辅助设计与图形学学报》 (Journal of Computer-Aided Design & Computer Graphics)

年 卷 期：1989年第1卷第1期

页      码：70-74页

摘      要：文中主要探讨全通路图法推广运用于MOS电路时要考虑的一些特点。采用的故障模型是逻辑线的固定断路故障和通路故障,stuck-open(on)和s.a.o(1)故障仅是它的子集,它代表了实际使用中出现的大多数故障。由于“糖葫芦串”式的通路图和MOS电路基本上是一一对应的关系,所以在开关级形成测试其计算复杂性不会比门级高。这一点更突出体现在CMOS中。由于全通路图法可以用于它,所以该法过去已有的结论基本上全可用。这样,还可以考虑检测多故障的问题。

主 题 词：全通路图法 CMOS 电路 测试 

学科分类：080902[080902] 0809[工学-计算机类] 08[工学] 

核心收录：

馆 藏 号：203628999...