带有48字节RAM的日历时钟芯片的设计

作     者：曾爱华 殷瑞祥 郭瑢 陈敏 

作者机构：华南理工大学电信学院广州510640 

出 版 物：《电子技术应用》 (Application of Electronic Technique)

年 卷 期：2005年第31卷第6期

页      码：73-76页

摘      要：介绍了一种带有48字节RAM的日历时钟芯片的设计,该芯片具有振荡、分频、可编程的计时计数、定时闹响和中断输出等功能。该芯片基于VerilogHDL描述,采用模块化设计,可扩展性好;并利用Synopsys公司的VCS和DC工具分别对设计进行了成功的系统仿真和综合;同时还简单介绍了ASIC设计的整个流程。

主 题 词：日历时钟芯片 RAM 字节 Synopsys公司 Verilog ASIC设计 模块化设计 可扩展性 系统仿真 可编程 HDL VCS 计时 中断 

学科分类：08[工学] 080401[080401] 0804[工学-材料学] 081201[081201] 081102[081102] 0811[工学-水利类] 0812[工学-测绘类] 

D　O　I：10.16157/j.issn.0258-7998.2005.06.026

馆 藏 号：203648252...