65nm工艺大容量2W/8R高速SDP存储器的设计

作     者：徐庆光 温亮 李振涛 Xu Qingguang;Wen Liang;Li Zhentao

作者机构：国防科学技术大学计算机学院长沙410073 

基　　金：国家自然科学基金项目(60906014) 

出 版 物：《计算机研究与发展》 (Journal of Computer Research and Development)

年 卷 期：2012年第49卷第S1期

页      码：63-67页

摘      要：SDP是为"飞腾-迈创"DSP在65nm工艺下设计的一个核间数据共享存储器,容量为512×32b,端口数为2W/8R.针对SDP存储器写端口数少的特点,为减小面积,采用了分为4个2W/2R存储体的实现策略.为了提高存储单元的噪声容限,设计了读写端口分离的12管2W/2R存储单元,使得读写操作的噪声容限分别达到了333mV和274.7mV.采用层次式位线技术,提高了读写操作的速度,并降低了功耗.用全定制方法完成了2W/2R存储体的版图设计,并用Encounter完成了SDP存储器的总体集成.版图后的模拟结果显示,SS条件下的最大延时为750ps,TT条件下的功耗为45.2mW@500MHz.

主 题 词：多端口存储器 噪声容限 层次式位线 

学科分类：08[工学] 0812[工学-测绘类] 

核心收录：

馆 藏 号：203679572...