基于Verilog的FPGA整数分频器设计及仿真

作     者：张泽 刘慧慧 田涛 梁天泰 周英杰 ZHANG Ze;LIU Huihui;TIAN Tao;LIANG Tiantai;ZHOU Yingjie

作者机构：北京工业大学机电学院北京100124 北京石油化工学院光机电装备技术北京市重点实验室北京102617 北京化工大学机电工程学院北京100029 

出 版 物：《新技术新工艺》 (New Technology & New Process)

年 卷 期：2015年第4期

页      码：40-42页

摘      要：简单介绍了主要的时钟分频方法,提出了FPGA内部PLL分频的局限性,给出了基于Verilog HDL的整数分频方法。编写了Verilog HDL程序,实现了基于FPGA硬件平台的占空比为50%的任意整数分频。结合Quartus开发平台和Modelsim仿真软件验证表明,该分频方法简单、实用。采用该方法,替换N值可实现任意整数等占空比的分频。

主 题 词：Verilog HDL FPGA 计数 分频 仿真 占空比 

学科分类：080903[080903] 0809[工学-计算机类] 08[工学] 

D　O　I：10.3969/j.issn.1003-5311.2015.04.014

馆 藏 号：203680956...