面向低抖动GPU像素Cache的像素写合并缓冲技术
作者机构：西安翔腾微电子科技有限公司陕西西安710068 中国航空工业集团西安航空计算技术研究所陕西西安710068 集成电路与微系统设计航空科技重点实验室陕西西安710068
基 金：十三五预研项目(31513010202) 核高基重大专项(2016ZX01012101-004)
出 版 物：《微电子学与计算机》 (Microelectronics & Computer)
年 卷 期：2019年第36卷第7期
页 码：93-97页
摘 要：图形处理器像素Cache访问时抖动发生频繁,很大程度的影响了图形处理器的性能.通过研究图形处理器中多数据流处理的并行化特征,提出了一种像素写合并缓冲技术,在数据写入像素Cache前,根据地址对像素进行合并后再对Cache进行访问,能够减少对Cache的访问次数,降低Cache抖动,提高Cache性能.使用写合并缓冲技术能将Cache抖动平均降低60%,最大降低70%,测试表明像素Cache的写合并缓冲技术能够降低Cache的抖动,非常适用于嵌入式图形处理器像素Cache的设计.
学科分类：1305[艺术学-设计学类] 13[艺术学] 081104[081104] 08[工学] 0804[工学-材料学] 081101[081101] 0811[工学-水利类]
D O I：10.19304/j.cnki.issn1000-7180.2019.07.018
馆 藏 号：203692762...
