布局布线中一种拥塞问题的解决方法

作     者：许可敬 胡旭 杨季 冯曦 胡毅 唐晓柯 

作者机构：北京智芯微电子科技有限公司国家电网公司重点实验室电力芯片设计分析实验室北京市电力高可靠性集成电路设计工程技术研究中心 

出 版 物：《电子世界》 (Electronics World)

年 卷 期：2019年第13期

页      码：130-132页

摘      要：随着深亚微米工艺的广泛应用,集成电路后端设计面临诸多挑战,其中成本的降低变得越来越重要,降低芯片面积成为降低成本一重要因素。在降低芯片面积时通常会产生布线拥塞问题。拥塞不仅会导致芯片无法绕通还会导致时序和串扰问题。拥塞有多种可能原因引起,其中一种是由局部高密度标准单元引起的拥塞,这种拥塞在芯片版图实现时可以采取加partial placement blockage方式,并在不同阶段逐步降低其百分比,增加标准单元的利用率的方式来解决。实验结果表明,该方法在解决芯片拥塞问题的同时可以更好的实现时序收敛,完成芯片设计。

主 题 词：布局布线 拥塞 partial 芯片面积 深亚微米工艺 后端设计 标准单元 时序收敛 

学科分类：080903[080903] 0809[工学-计算机类] 08[工学] 

D　O　I：10.19353/j.cnki.dzsj.2019.13.065

馆 藏 号：203692775...