采用虚拟时钟的多时钟域电路模型检测

作     者：岳华伟 易波 YUE Hua-wei;YI Bo

作者机构：中国科技大学物理系合肥230026 

基　　金：国家自然科学基金资助项目(90207002) 

出 版 物：《微电子学》 (Microelectronics)

年 卷 期：2007年第37卷第5期

页      码：640-643页

摘      要：随着系统规模的扩大和复杂性的增加,设计验证已成为集成电路设计中最大的挑战。符号模型检测(Formal model check)的验证方法由于可以解决验证的完备性问题,正受到越来越多的重视。在多时钟域设计已成为大规模集成电路设计热门领域的今天,原来的符号模型检测方法无法直接进行多时钟域的验证。通过建立一个虚拟时钟来代替原来的多个时钟,并对原电路以及CTL(Computation Tree Logic)进行适当改写,使之能直接用符号模型检测的方法进行验证,并对改写的电路进行了复杂度分析。

主 题 词：设计验证 形式验证 符号模型检测 虚拟时钟 多时钟域电路 

学科分类：080903[080903] 0809[工学-计算机类] 08[工学] 

D　O　I：10.3969/j.issn.1004-3365.2007.05.006

馆 藏 号：203701810...