改进结构的64位CMOS并行加法器设计与实现

作     者：孙旭光 毛志刚 来逢昌 

作者机构：哈尔滨工业大学微电子中心哈尔滨150001 

出 版 物：《Journal of Semiconductors》 (半导体学报（英文版）)

年 卷 期：2003年第24卷第2期

页      码：203-208页

摘      要：介绍了一个用于高性能的微处理器和 DSP处理器的快速 6 4位二进制并行加法器 .为了提高速度 ,改进了加法器结构 ,该结构大大减少了加法器各级门的延迟时间 .基于改进的加法器结构 ,有效地使用动态复合门、时钟延迟多米诺逻辑和场效应管尺寸缩小技术 ,可以取得良好的电路性能 .该加法器采用 U MC 2 .5 V 0 .2 5μm 1层多晶 5层金属的 CMOS工艺实现 .完成一次加法运算的时间是 70 0 ps,比传统结构的加法器快 2 0 % ;面积和功耗分别是0 .16 m m2和 2 0 0 m W@5 0 0 MHz,与传统结构加法器相当 .

主 题 词：CMOS 二进制并行加法器 时钟延迟多米诺逻辑 动态复合门 

学科分类：080903[080903] 0809[工学-计算机类] 08[工学] 080501[080501] 0805[工学-能源动力学] 080502[080502] 

核心收录：

D　O　I：10.3969/j.issn.1674-4926.2003.02.019

馆 藏 号：203709346...