万兆以太网物理层编码芯片设计

作     者：费瑞霞 朱恩 周忻 赵文虎 王志功 FEI Rui-xia, ZHU En, ZHOU Xin, ZHAO Wen-hu, WANG Zhi-gong (Institute of RF-&-OE-ICs, Southeast University, Nanjing, 210096,China)

作者机构：东南大学射频与光电集成电路研究所南京210096 

基　　金：国家"8 63"计划 (2 0 0 1 AA1 2 1 0 74)资助项目 

出 版 物：《数据采集与处理》 (Journal of Data Acquisition and Processing)

年 卷 期：2004年第19卷第1期

页      码：95-98页

摘      要：提出了一种并行处理的编解码方案。采用这种方案 ,设计了万兆以太网 1 0 G BASE-R标准的物理编码子层发送端芯片。芯片由 64b/ 66b编码、扰码和变速箱 3部分组成。考虑到测试问题 ,该芯片内置了伪随机码数据源。这种方案的优点是逻辑简单、速度快。芯片采用 TSMC 0 .1 8μm CMOS工艺 ,用全定制方式实现。芯片引脚分布时参照 PLCC48规格。

主 题 词：万兆以太网 物理层 编码芯片 设计 扰码器 并行处理 数据速率 局域网 

学科分类：0810[工学-土木类] 12[管理学] 1201[管理学-管理科学与工程类] 08[工学] 0835[0835] 0811[工学-水利类] 081201[081201] 0812[工学-测绘类] 

核心收录：

D　O　I：10.3969/j.issn.1004-9037.2004.01.020

馆 藏 号：203798419...