基于异构FPGA的卷积网络加速器

作     者：周锡雄 钟胜 张伟俊 王建辉 ZHOU Xixiong;ZHONG Sheng;ZHANG Weijun;WANG Jianhui

作者机构：华中科技大学人工智能与自动化学院 

基　　金：国家自然科学基金项目(No.61806081)资助~~ 

出 版 物：《模式识别与人工智能》 (Pattern Recognition and Artificial Intelligence)

年 卷 期：2019年第32卷第10期

页      码：927-935页

摘      要：基于神经网络的方法计算量通常十分庞大,限制方法在嵌入式场景领域的应用.为了解决这一问题,文中提出基于异构现场可编程门阵列的卷积网络加速器.采用滑动窗并行加速卷积计算过程,可同时处理不同输入、输出通道的卷积过程.同时结合网络量化过程进行8 bit定点加速器设计,降低计算资源的使用.实验表明,文中定点加速器运算速度较快,功耗较小,算法性能损失较小.

主 题 词：卷积神经网络 现场可编程门阵列(FPGA) 加速器 并行化 定点化 

学科分类：07[理学] 081104[081104] 08[工学] 070104[070104] 0701[理学-数学类] 0811[工学-水利类] 

核心收录：

D　O　I：10.16451/j.cnki.issn1003-6059.201910007

馆 藏 号：203823623...