对数跳跃加法器的算法及结构设计

作     者：贾嵩 刘飞 刘凌 陈中建 吉利久 

作者机构：北京大学微电子研究院北京100871 

基　　金：专用集成电路设计服务体系 (No .41 50 1 1 0 0 50 1 ) 基于 0 5~ 1 μm的IP库研究 (No .41 30 80 1 0 4 0 2 ) 

出 版 物：《电子学报》 (Acta Electronica Sinica)

年 卷 期：2003年第31卷第8期

页      码：1186-1189页

摘      要：本文介绍一种新型加法器结构———对数跳跃加法器 ,该结构结合进位跳跃加法器和树形超前进位加法器算法 ,将跳跃进位分组内的进位链改成二叉树形超前进位结构 ,组内的路径延迟同操作数长度呈对数关系 ,因而结合了传统进位跳跃结构面积小、功耗低的特点和ELM树形CLA在速度方面的优势 .在结构设计中应用Ling′s算法设计进位结合结构 ,在不增加关键路径延迟的前提下 ,将初始进位嵌入到进位链 .32位对数跳跃加法器的最大扇出为 5 ,关键路径为 8级逻辑门延迟 ,结构规整 ,易于集成 .spectre电路仿真结果表明 ,在 0 2 5 μmCMOS工艺下 ,32位加法器的关键路径延迟为 76 0ps,10 0MHz工作频率下功耗为 5 2mW .

主 题 词：加法器 对数跳跃 结构设计 进位结合 

学科分类：0808[工学-自动化类] 0809[工学-计算机类] 08[工学] 081201[081201] 0812[工学-测绘类] 

核心收录：

D　O　I：10.3321/j.issn:0372-2112.2003.08.016

馆 藏 号：203832775...