百万门系统级芯片的时钟树设计

作     者：张玲 王澧 ZHANG Ling;WANG Li

作者机构：中国电子科技集团公司第58研究所江苏无锡214035 

出 版 物：《电子与封装》 (Electronics & Packaging)

年 卷 期：2014年第14卷第12期

页      码：21-24页

摘      要：层次化设计是片上集成芯片开发采用的主流方法,它是一种自底向上的流程。但层次化设计也带来了时钟树设计难以掌握的问题。针对一款复杂So C系统芯片时钟树设计,详细分析了层次化时钟树综合需要解决的关键点,并提出有效的解决方案。实验表明该方案可以迅速实现时钟树收敛,提高设计效率。

主 题 词：SoC 时钟树综合 层次化 信号完整性 

学科分类：080903[080903] 0809[工学-计算机类] 08[工学] 

D　O　I：10.3969/j.issn.1681-1070.2014.12.006

馆 藏 号：203848175...