基于选择进位32位加法器的硬件电路实现

作     者：高建卫 GAO Jian-wei

作者机构：北京外企徳科人力资源服务上海有限公司上海200335 

出 版 物：《电子设计工程》 (Electronic Design Engineering)

年 卷 期：2013年第21卷第17期

页      码：144-146页

摘      要：为了缩短加法电路运行时间,提高FPGA运行效率,利用选择进位算法和差额分组算法用硬件电路实现32位加法器,差额分组中的加法单元是利用一种改进的超前进位算法实现,选择进位算法可使不同的分组单元并行运算,利用低位的运算结果选择高位的进位为1或者进位为零的运算结果,节省了进位选择等待的时间,最后利用XILINX进行时序仿真,在FPGA上进行验证,可稳定运行在高达50兆的频率,理论分析与计算机仿真表明该算法切实可行、有效并且易于实现。

主 题 词：超前进位 选择器 差额分组 XILINX FPGA 

学科分类：080903[080903] 0809[工学-计算机类] 08[工学] 

D　O　I：10.3969/j.issn.1674-6236.2013.17.044

馆 藏 号：203848453...