异步FIFO的设计与验证

作     者：彭莉 秦建业 付宇卓 Peng Li;Qin Jianye;Fu Yuzhuo

作者机构：上海交通大学微电子学院上海200030 

基　　金：国家863高技术研究发展计划(编号:2003AA1Z1350) 

出 版 物：《计算机工程与应用》 (Computer Engineering and Applications)

年 卷 期：2005年第41卷第3期

页      码：98-101页

摘      要：多时钟域设计的一个难题是如何避免亚稳态的产生。异步FIFO是一种不同时钟域之间传递数据的常用方法。避免亚稳态问题及空满控制信号的产生是异步FIFO设计的两个难题。传统的异步FIFO设计采用同步读写地址后比较产生空满标志的方法,面积大、工作频率低。针对这些问题,文章提出了一种新的异步FIFO设计方案,它改进格雷编码电路,提高异步FIFO的工作频率,用先比较读写地址产生空满标志,再同步到相应时钟域的方法避免使用大量的同步寄存器,减小面积空间。EDA综合及FPGA验证的结果均表明,改进后异步FIFO的性能有了显著提高。

主 题 词：多时钟域 亚稳态 异步FIFO 格雷码 空满信号 

学科分类：081203[081203] 08[工学] 0835[0835] 0812[工学-测绘类] 

核心收录：

D　O　I：10.3321/j.issn:1002-8331.2005.03.032

馆 藏 号：203854776...