基于FPGA的并行高速相位累加器的设计

作     者：郑迪群 陈锦涛 李东生 李尚富 饶连周 陈俊玮 

作者机构：三明学院物理与机电工程学院福建三明365004 福建电视大学三明分校福建三明365000 

基　　金：大学生创新性实验计划项目(ZL1115/CS 201211311009 201211311014 ZL1216/CS(sj)) "卓越工程师"教育培养计划改革试点项目 三明学院教学改革项目(L1116/Q) 

出 版 物：《三明学院学报》 (Journal of Sanming University)

年 卷 期：2012年第29卷第6期

页      码：51-55页

摘      要：介绍了FPGA中常用相位累加器的设计方案,分析了超前进位加法和流水线结构不适合应用于相位累加器的原因,提出了并行技术在高阶高速度相位累加器的设计方案,在Quartus II环境下完成该设计的功能验证和时序验证,并以250MHz为系统时钟,成功运行在EP2C5Q208为主器件的硬件平台。该DDS相位累加器具有高速、低资源消耗等优点,易于移植于FPGA中的查表式DDS。

主 题 词：FPGA DDS 相位累加器 

学科分类：080902[080902] 0809[工学-计算机类] 08[工学] 

D　O　I：10.3969/j.issn.1673-4343.2012.06.011

馆 藏 号：203873284...