一种高速Viterbi译码器的优化设计及Verilog实现

作     者：黄君凯 王鑫 HUANG Jun-kai;WANG Xin

作者机构：暨南大学电子工程系固体电子技术与专用集成电路实验室广东广州510632 

出 版 物：《微电子学与计算机》 (Microelectronics & Computer)

年 卷 期：2005年第22卷第2期

页      码：178-182页

摘      要：文章设计了一种高速Viterbi译码器该设计基于卷积码编码及其,Viterbi译码原理,完成了Viterbi译码的核心单元算法的优化,并采用Verilog语言编程实现了卷积码编码器和译码器。仿真和综合的结果表明本文设计的译码器速率达50Mbit/s,同时译码器的电路规模也通过算法得到了优化。

主 题 词：维特比(vitebi)码器 分支度量 加比选单元 幸存路径存储器 寄存器交换法 

学科分类：08[工学] 081201[081201] 0812[工学-测绘类] 

D　O　I：10.3969/j.issn.1000-7180.2005.02.049

馆 藏 号：203880746...