密码嵌入式处理器中高速缓存的研究与设计

作     者：王晓燕 杨先文 陈海民 WANG Xiao-yan;YANG Xian-wen;CHEN Hai-min

作者机构：河南中医学院学生工作部河南郑州450008 解放军信息工程大学电子技术学院河南郑州450000 

基　　金：国家自然科学基金项目(61072047) 现代通信国家重点实验室基金项目(9140C1106021006) 郑州市科技创新型科技人才队伍建设工程基金项目(096SYJH21099) 

出 版 物：《计算机工程与设计》 (Computer Engineering and Design)

年 卷 期：2012年第33卷第8期

页      码：3000-3005页

摘      要：为了提高密码嵌入式处理器的运行效率,给出了一种哈佛结构的高速缓存(Cache)设计,包括指令Cache(iCache)和数据Cache(dCache)。采用双端口RAM和较低的硬件开销设计了标签存储器和指令/数据存储器,并描述了iCache和dCache控制流程。实现时配置iCache容量为4KB、dCache容量为8KB,并完成了向密码嵌入式处理器的集成。FPGA验证结果表明其满足处理器的应用要求;性能分析结果表明,采用Cache比处理器直接访问主存在速度上至少提高5.26倍。

主 题 词：密码嵌入式处理器 哈佛结构 高速缓存 双端口RAM 现场可编程逻辑 

学科分类：08[工学] 0839[0839] 081201[081201] 0812[工学-测绘类] 

D　O　I：10.3969/j.issn.1000-7024.2012.08.020

馆 藏 号：203903874...