纯SV语言搭建验证平台

作     者：张静 卜刚 ZHANG Jing;BU Gang

作者机构：南京航空航天大学电子信息工程学院江苏南京211106 

基　　金：江苏省自然科学基金(BK2012792) 

出 版 物：《计算机技术与发展》 (Computer Technology and Development)

年 卷 期：2020年第30卷第4期

页      码：52-56页

摘      要：面对日益复杂的芯片系统设计和IP的高度集成方式,验证的重要性日益增加。传统的验证主要依赖于直接测试,虽然直接测试平台也可以采用有限的随机方式,但是通常是通过产生随机数的方式来实现的,而不是在每个数据单元简单地写入预先设定的值。直接测试方法适合于小设计,但一个典型SoC设计需要上千个测试用例,耗时太长。因此提升验证产量的唯一方法是减少产生测试所消耗时间。基于SystemVerilog具有丰富语言能力、能描述复杂验证环境、产生带约束的随机激励、面向对象编程、功能覆盖率统计等诸多优点,因此可以采用SystemVerilog语言功能构建一个验证平台。搭建验证环境时,可以应用带约束随机激励产生方法以及覆盖率驱动来提高验证效率,缩短验证周期,平台在queastasim上进行了仿真验证,并取得了比较好的结果。

主 题 词：SystemVerilog SoC 随机激励 功能覆盖率 验证 

学科分类：08[工学] 0835[0835] 081202[081202] 0812[工学-测绘类] 

D　O　I：10.3969/j.issn.1673-629X.2020.04.010

馆 藏 号：203908971...