一种用于时钟产生的低功耗电荷泵锁相环设计

作     者：彭娟 杨军 陆生礼 PENG Juan;YANG Jun;LU Sheng-li

作者机构：东南大学国家专用集成电路系统工程技术研究中心江苏南京210096 

基　　金：国家自然科学基金<基于测试压缩和LBIST的系统芯片低成本测试技术研究>(90407009)资助 

出 版 物：《电路与系统学报》 (Journal of Circuits and Systems)

年 卷 期：2006年第11卷第4期

页      码：5-8页

摘      要：设计了一种用于时钟产生的电荷泵锁相环(CPPLL),其压控振荡器(VCO)采用了新颖的带电流补偿的电流减法器结构。采用Charted2.5V、0.25μmCMOS工艺,整个芯片的面积为300μm×400μm,VCO输出频率范围为55MHz～322MHz。整个电路功耗低,VCO输出频率为240MHz时,功耗为6mW。Hspice仿真结果表明,VCO输出时钟为96MHz时,峰峰值抖动为320ps。

主 题 词：电荷泵 锁相环 VCO 

学科分类：11[军事学] 0810[工学-土木类] 1105[1105] 08[工学] 081002[081002] 110503[110503] 

核心收录：

D　O　I：10.3969/j.issn.1007-0249.2006.04.002

馆 藏 号：203970948...