一种降低时钟锁相环抖动的技术研究

作     者：冯景 张繁 FENG Jing;ZHANG Fan

作者机构：亿嘉和科技股份有限公司江苏南京210012 上海诺基亚贝尔股份有限公司江苏南京210037 

出 版 物：《通信技术》 (Communications Technology)

年 卷 期：2020年第53卷第12期

页      码：3116-3121页

摘      要：高速SERDES串行器内部锁相环的参考时钟有严格的要求,根据某25Gbps数据率SERDES芯片的156.25MHz参考时钟的随机抖动均方差要求,进行锁相环电路设计,根据实测结果,对降低时钟锁相环抖动方案进行技术研究,通过时钟锁相环电路设计优化,从而得到低抖动锁相环优化配置方案。

主 题 词：SERDES 随机抖动均方差 锁相环 抖动 

学科分类：080902[080902] 0809[工学-计算机类] 08[工学] 

D　O　I：10.3969/j.issn.1002-0802.2020.12.037

馆 藏 号：203999718...