摘要：综述了生物阻抗检测芯片的设计与优化,重点分析了双电极与四电极的适用场景及其在测量精度和便携性上的取舍。此外,针对不同检测需求,详细探讨了ADC法、DAC法、逐次逼近法、半正弦DAC法及基线消除技术的实现原理与特点。研究结果表明,双电极结合高效DAC方法在便携设备中具有显著优势,而四电极配置则适用于高精度阻抗测量场景。本文为生物阻抗检测芯片的设计提供了理论支持,并展望了其在可穿戴医疗设备和动态监测领域的应用前景。

摘要：超大规模集成电路特征尺寸逐步缩小的发展过程中,芯片面积是制约芯片成本的最重要因素之一,也是直接影响半导体产品市场竞争力的最重要因素之一。本文介绍了将所有可测性设计(DFT)的输入输出端口(IO)与各种类型的正常功能工作模式的IO复用的方法,从而达到减少IO并最终减小芯片面积的目的。介绍了输入信号和输出信号分别在单向端口IO和双向端口IO中复用的方法。然后,以一款经过0.18μm逻辑工艺流片验证的flash存储器控制芯片为例,对比了采用IO复用方法前后芯片的利用率和面积,证明了方案的可行性和有效性。

摘要：设计了一款带有频率自动校准功能的低功耗CMOS RC振荡器。频率校准电路采用全数字实现方式,通过自动调整振荡器的电容阵列将输出时钟调谐到理想的精度。振荡器内部采用线性稳压方式降低振荡电路部分的供电电压来降低功耗,同时通过调谐由相反温度系数电阻组成且具有温度系数补偿的电阻阵列达到良好的温度稳定性。测试结果表明,振荡器的时钟精度由校准前的0.902 MHz提高到校准后的1.000 MHz,当温度从-20℃变化到60℃时,时钟精度稳定在0.2%以内。通过对99颗芯片进行频率统计,6σ范围内的时钟精度在0.8%以内。该振荡器采用TSMC 0.35μm CMOS工艺流片,在3.3V供电电压下模拟电路功耗为19.8μW。

摘要：介绍一种高性能、快速响应、低抖动的LDO线性稳压器,其采用改进后的零极点跟随技术,使用工作在线性区的PMOS管作为可调的动态电阻,根据负载变化的情况动态地调整系统稳定性。同时在环路中加入微分器进一步增大系统稳定性。电流负载在1mA变化到100mA的情况下,带宽大于2.2MHz。最终在0.35μmTSMC下流片验证,当电流负载在10ns内从0切换到100mA,稳定时间小于3μs,输出电压差小于40mV。

摘要：介绍了一种采用0．35μmCMOS工艺制作的具有温度补偿的时钟振荡器电路。从环形振荡器的基本原理出发，基于对CMOS工艺各种非理想性因素的分析，提出一种新型的工艺补偿电路，减小振荡器偏置电流随阈值电压的漂移；在延迟单元的设计中，引入NMOS交叉耦合对组成的交流负阻抗来进一步补偿PMOS迁移率随温度的变化，从而有效抑制输出频率随温度的变化。该振荡器电路用于MEMS加速度计读出电路芯片。样品电路测试结果表明，在一20～100℃温度范围内，时钟振荡器的频率仅变化38kHz。

摘要：随着机动车保有量的大幅提升,由此引发的交通问题越来越严重,传统方法也越来越难以对车辆进行有效管理。设计了一种双机匹配识别系统,将RFID与视频识别融为一体,实现信息的自动采集以及前端匹配识别,达到在城市交通道路上对车辆的精确管理。该系统中射频识别部分采用ISO18000-6C协议标准的阅读器、控制器、标签,视频识别部分采用车牌识别一体机,可支持前端摄像、识别、储存等功能。

摘要：集成电路的快速发展,迫切地需要快速、高效、低成本且具有可重复性的测试方案,这也成为可测性设计的发展方向。此次设计基于一款电力线通信芯片,数字部分采用传统常用的数字模块扫描链测试和存储器内建自测试;同时利用芯片正常的通信信道,引入模拟环路测试和芯片环路内建自测试,即覆盖了所有模拟模块又保证了芯片的基本通信功能,而且最大限度地减少了对芯片整体功能布局的影响。最终使芯片良率在98%以上,达到了大规模生产的要求。此设计可以为当前数模混合通信芯片的测试提供参考。

摘要：针对传统用Synopsys公司IC Compiler工具自动生成供电带的设计方法会对布线资源产生一定程度的浪费,而影响物理设计布线质量的情况,提出了一种基于布线轨道的供电带设计优化方法。该方法在保证电压降的基础上,充分利用布线轨道,将供电带设计简化为两个参数的选取,同时推导出这两个参数与供电带占用布线轨道比例的关系公式,为后续设计流程留出足够的布线资源,提高芯片整体布线质量。将该方法用在一款采用TSMC 0.152μm Logic 1P5M CMOS工艺的电力载波通信芯片物理设计中,芯片数字规模约80万门。结果表明,在电压降保持稳定的情况下,释放了总共约300条布线轨道,为成功完成物理设计奠定了基础。

摘要：针对超高频射频识别(UHF RFID)标签低功耗、低成本的要求,本文基于EPC Class-1 Generation-2/ISO18000-6C协议,提出一种采用多电源电压域、新型时钟树综合与局部时钟树构建的物理设计方法。该方法结合广泛应用的门控时钟技术,对芯片时钟网络进行优化设计。与传统方法相比,该方法大幅度减少时钟缓冲器插入数量,有效降低时钟网络功耗,减小芯片面积。最终验证结果表明,所设计的标签符合协议,芯片总面积为0.72mm2,其中数字逻辑面积0.15mm2,平均功耗为9.76μW,在TSMC 0.18μm的标准CMOS工艺下实现流片。

摘要：提出了一款低功耗、大动态范围输入的sigma-delta(∑-Δ)调制器设计。调制器采用前馈结构与一比特量化器,前馈结构降低了系统对积分器内运算放大器线性度以及转换速率的需求。积分内的运算放大器采用两级运放来满足大摆幅输出和高线性度性能要求。通过蒙特卡洛仿真分析验证,该两级运放在不同工艺角下具有良好的增益线性度性能。∑-Δ调制器整体电路在0.18μm CMOS工艺下实现,面积为0.23 mm2。后仿结果显示,在采用1.8 V电源电压供电,5 kHz,1.4 V峰-峰值正弦波输入信号,14 kHz信号带宽,过采样倍数为512的条件下,该调制器可以达到87 dB信噪失真比,整体电路消耗的电流为530μA。