摘要：论述了适用于AVS解码器的帧内预测模块硬件化设计,提出了一种关键路径更短、占用资源更少的可重构运算单元(PE),利于流水线设计,可以提高运行频率。在参考样本管理方案中采用了一种环形RAM预加载方案,可以有效地提高预测速度。通过在Cyclone Ⅱ FPGA上进行测试,证明该帧内预测模块可正常工作在100 MHz频率下,解码速度提高了19.4%。

摘要：H.264编码器中的帧内4×4预测部分具有严重的数据依赖性,它的硬件化设计很难采用流水线实现,从而导致关键路径很长,硬件利用率很低,成为H.264编码器设计中的一个瓶颈。针对这个问题,在不减少预测模式和不增加系统资源的前提下,提出了一种新的结构,它通过利用原始像素进行模式判决和利用重构像素进行帧内预测的方法,可以使帧内预测与重构循环完全流水线实现,基本上达到了100%的硬件利用率,而且没有明显的PSNR损失。所提出的硬件结构可在215个时钟周期内完成一个宏块的帧内4×4预测。用SMIC 0.13μm工艺库综合,结果显示该结构最高可运行在250 MHz,面积约为116千门,可支持4 096×2 160@30 f/s(帧/秒)视频序列的实时编码。

摘要：构建了面向H.264视频编码器的SoC验证平台,采用FPGA原型系统完成H.264编码器验证。采用Wishbone总线连接32位微处理器OR1200以及其他的必要IP核构建基本SoC平台,并在此基础上集成H.264硬件编码模块;根据H.264编码器的数据流要求,设计了逐行输入/宏块顺序输出的多端口SDRAM控制器;移植了μC/OS-II实时操作系统和μC/TCP-IP协议栈,用于输出编码后比特流。

摘要：阐述了我国拥有自主知识产权的音视频编码技术标准——AVS标准的熵解码算法,介绍了基于AVS标准的熵解码器的设计。根据码流的特点划分硬件模块,采用筒形移位器结构提高解码并行性,应用Verilog硬件描述语言、EDA软件ModelSim仿真、QuartusII软件综合,并通过了Altera公司的Cyclone系列FPGA芯片的下载验证,证明该设计能够实现AVS码流的实时解码功能。