摘要：随着集成电路规模越来越大,设计变得越来越复杂.为了有效地提升设计生产率,芯片敏捷设计受到越来越广泛的重视.在芯片RTL-to-GDSII设计流程中,敏捷设计方法需要广泛借助机器学习技术,寻求“无人参与”的解决方案.时序性能作为芯片的重要性能指标,需要在RTL-to-GDSII设计的各个流程中进行静态时序分析.快速、准确、可靠的时序预测,可以将Sign-Off的时序性能前馈到早期设计流程中,指导早期设计的时序优化和时序收敛,减少芯片设计的迭代次数和迭代周期.文中给出敏捷设计中时序优化的流程框架,详细地梳理了RTL-to-GDSII设计流程中基于机器学习的时序分析研究现状;并从数据准备、问题建模、实用性以及通用性等多方面,探讨了敏捷设计中基于机器学习方法进行时序预测的挑战.

摘要：在超大规模集成电路设计中,时序分析的准确性对指导时序优化,保证芯片时序收敛和运行性能至关重要.目前,时序分析绝大多数都是采用商用签核(Sign-off)工具时序报告,作为主要依据.在逻辑综合阶段,由于缺少物理布局布线之后的模块位置和布线结果等信息,因此很难得到准确的电容电阻等寄生参数,用于预测其对应的Sign-off时序.为提高逻辑综合阶段时序预测的准确性,在给定工艺库的情况下,以电路网表作为输入,采用线负载模型对网表的电容电阻等进行估算,并在此基础上利用Elmore Delay模型计算时延作为时序特征.在时序模型训练阶段,提取训练集电路网表的时序特征,以训练模型对应的Sign-off时序结果为标准,采用机器学习中的随机森林算法进行模型训练,包括构建三个模型:互连线时延(Wire delay)、互连线信号转换时延(Wire slew),以及输出负载(Output load).在测试阶段,本文以同工艺库下,新的电路网表作为测试集,输入给训练后的时序模型进行预测.我们的方法与商用工具PrimeTime相比,在Wire delay和Wire slew的Sign-off结果预测上,平均一致性(Correlation)分别提高了49%、37%.此外,我们的方法所预测的Output load与Sign-off结果的一致性在0.99以上.