摘要：研究了采用提升构造具有任意偶数阶消失矩,满足对称性,且仅用一个自由参数表达的Deslauriers-Dubuc(D-D)双正交插值小波.首先,采用多相矩阵理论推导出了此类小波存在的条件;然后,给出了对应小波滤波器和插值小波变换的构造算法.采用算法具体构造了分别具有消失矩对(4,2)、(4,4)、(6,2)以及(6,4)等4类一参数表达的D-D插值小波;最后,以自由参数为自变量,根据编码增益准则,优化设计了4种用于图像编码的插值小波,其滤波器系数全为二进制分数,可实现非乘法运算的离散小波变换(Discrete wavelet transform,DWT).系统分析表明,两种小波的压缩性能超过CDF-9/7小波,对于纹理图像,PSNR增益达到0.44dB,并且计算复杂度可降低17%以上.实验同时表明,新小波的重构图像具有更好的主观可视质量.

摘要：针对JPEG2000芯片设计中的完全小波系数存储占用大量存储器问题,在小波变换总体结构中对小波系数的LH、HL和HH子带采用双缓存的物理存储结构.为了解决由此产生的写覆盖,首先建立小波滤波器的时序模型,得到输入输出延时时钟数,根据此时钟数和缓存标志位的状态决定其输入地址发生器的地址产生,以实现可控的小波滤波器输出.在图像大小为256×256像素、码块大小为16×16像素时,与完全系数存储结构相比,该结构可节约片上存储器达576kb.通过对子带内小波系数的分布模型和缓存内的位平面数统计分析表明,该结构对编码并行性的影响较小,仿真实验同时证明了并行效率的降低不会超过2%.

摘要：针对JPEG2000标准中的算术编码器实现时,在上下文(CX)表更新、归一化及字节输出过程中具有返回或等待路径问题,提出一种新的同步流水算术编码器设计方案.该方案采用4步流水线设计,通过流水线操作的时序分析,得到了CX表的单步更新方法,并设计了一种树型搜索的寄存器的短延时0位检测电路.引入多路选择器来加速实现任意位左移,在提高主关键路径并行性的同时,采用了多种方法对寄存器传输级代码进行优化.实验表明,在EP1S25B672C7上,最高工作时钟可达107.91MHz.

摘要：压缩传感深度视频(CSDV)是由深度视频经过压缩得到,它的冗余信息仍然巨大,由此,文中提出基于高斯混合模型和边缘码率分配的深度视频编码方法.在时域方向上,使用压缩传感,压缩八帧深度视频,得到一帧CSDV图像.为了减小量化的计算复杂度,将一帧CSDV图像分割成一系列大小相同且互不重合的视频块,使用Canny算子作为边界提取工具提取视频块的边界.根据每个视频块中非零像素所占的百分比,给不同的视频块分配不同的比特数.在模型中,使用高斯混合模型建模这些视频块,用于设计乘积矢量量化器,再使用乘积矢量量化器量化这些视频块.

摘要：提出一种基于提升算法实现JPEG2 0 0 0编码系统中的二维离散小波变换 (DiscreteWaveletTransform)的并行阵列式的VLSI结构设计方法 .利用该方法所得结构由两个行处理器 ,一个列处理器以及少量行缓存组成 ;行列处理器内部是由并行阵列式的处理单元组成 ;能使行和列滤波器同时进行滤波 ,用优化的移位加操作替代乘法操作 .整个结构采用流水线的设计方法处理 ,在保证同样的精度下 ,大大减少了运算量和提高了硬件资源利用率 ,几乎达到10 0 % ,加快了变换速度 ,也减少了电路的规模 .该结构对于N×N大小的图像 ,处理速度达到O(N2 / 2 )个时钟周期 .二维离散小波滤波器结构已经过FPGA验证 ,并可作为单独的IP核应用于正在开发的JPEG2 0 0

摘要：提出一种基于行和提升算法,实现JPEG2000编码系统中的小波正反变换(discretewavelettransform)的低功耗、并行的VLSI结构设计方法·利用该方法所得结构一次处理两行数据,分时复用行处理器,使行处理器内以及行、列处理器实现并行处理,且最小化行缓存·对称扩展通过嵌入式电路实现,整个结构采用流水线设计方法优化,加快了变换速度,增加了硬件资源利用率,降低了功耗,效率几乎达到100%·小波滤波器正反变换结构已经经过FPGA验证,可作为单独的IP核应用于正在开发的JPEG2000图像编解码芯片中·

摘要：提出一种基于提升算法,实现JPEG2000编码系统中二维离散小波变换(DWT)的高效实时并行VL SI结构设计方法.利用该方法所得结构使行和列滤波器同时进行滤波,用少量行缓存代替大量中间存储空间,用优化的移位加操作替代乘法操作.整个结构采用流水线设计方法处理,在保证同样的精度下,大大减少了运算量,增加了硬件资源利用率,加快了变换速度,减小了电路的规模.二维离散小波滤波器结构已经过VerilogHDL行为级仿真验证,并可作为单独的IP核应用于正在开发的JPEG2000图像编、解码芯片中.

摘要：基于视觉的机器人抓取方法是研究智能机器人抓取问题的重要思路.本文提出了一种基于机器视觉推理的适用于多物体堆叠场景的机器人抓取方法,算法包含了场景理解和抓取规划两个步骤.在第一步的场景理解中,本文的算法包含两个主要部分:视觉操作关系推理和抓取部位检测.在视觉操作关系推理中,本文提出了一种基于深度卷积网络的视觉操作关系网络(Visual Manipulation Relationship Network, VMRN),以对物体和操作关系进行实时推理.在视觉操作关系网络中,通过设计物体对池化层,实现了物体检测和操作关系推理的端对端训练,提升了算法的速度和性能.在第二步的抓取部位检测中,本文提出了基于有向锚点框的全卷积视觉抓取部位检测网络,实现了对物体抓取部位的实时检测,并在康奈尔抓取数据集上取得了目前最高的精度.在抓取规划中,通过结合场景深度信息和抓取部位检测结果,获取当前被抓取物体的抓取点和对应的抓取向量,并通过坐标系变换将Kinect坐标系的抓取向量映射为机器人坐标系的抓取向量,完成当前抓取.实验结果表明,本文提出的机器人抓取方法能够在多物体堆叠环境下按照正确顺序完成抓取任务,并成功抓取目标物体.

摘要：在JPEG2000专用集成电路设计中,DWT和Tier1编码之间的接口存储器设计直接影响DWT变换的系数存储和LL子带数据的再读取,及为给Tier1的位平面编码器提供码块数据。本文使用了二块片内DPRAM实现上述存储,提出了一种简单而高效的读写策略,并实现了该方法的FPGA仿真,性能分析表明DWT和位平面编码器并行性接近90%。

摘要：设计通用的宏块并行的H.264帧内解码次序,避免了解码时的数据冲突,进而设计了存储器及计算单元可复用的帧内预测宏块并行解码单元,在解码速度提高的同时,尽量避免了资源的开销.通过对设计的并行解码器速度的测试及DC综合的结果,验证了设计的可复用的宏块并行帧内解码器的VLSI结构有效性,每个宏块解码平均速度到达了113cycles.