摘要：为了提高半导体桥(SCB)火工品的安全性与可靠性,通过片上集成方式,在SCB两端并联金属-绝缘体相变材料VO_(2)对其进行分流防护。提出蛇形设计方法来降低VO_(2)薄膜在金属态的电阻值,使其与SCB阻值相匹配,测试了不同长宽比的VO_(2)薄膜及相应的集成芯片在室温(25℃)至100℃范围内的电阻曲线,并对集成芯片及单独SCB在1A1W5min和1.5A2.25W5min安流试验中的传热过程进行了仿真。结果表明:蛇形设计可以有效降低VO_(2)薄膜电阻,其阻值与蛇形长宽比(Ws/L)成反比;VO_(2)薄膜能够对SCB起到一定的分流防护作用;集成芯片尺寸对安流试验热传导过程的平衡温度有一定影响;能够通过1.5 A安流试验的最大VO_(2)阻值为5Ω,这是下一步的设计目标。

摘要：研究设计了一种平面纵向集成PN结(半导体的空间电荷区)结构二极管的薄膜换能元芯片,并制作了3Ω和4Ω2种桥区电阻,每种电阻制备1.0 mm×1.0 mm、1.5 mm×1.5 mm、2.0 mm×4.0 mm 3种芯片尺寸,每种尺寸设计8,18,28,34 V 4种击穿电压的集成芯片样品,其中1.0 mm芯片对应4种击穿电压的芯片,1.5 mm、2.0 mm芯片对应34 V击穿电压进行静电对比试验。为研究集成防护结构对换能元的爆发性能的影响,对3Ω的1.0 mm集成芯片进行了发火试验测试。结果表明集成薄膜芯片尺寸越大,抗静电能力增强;芯片桥区电阻越大,越容易受到静电干扰损伤,其静电防护性能达500 pF/500Ω/25 kV。PN结结构的击穿电压越小,其旁路电流的能力越大,对换能元爆发性能的影响越大,击穿电压越大,对换能元的静电防护作用越小。对于33μF/16 V作用条件的火工品,选择18 V击穿电压的集成芯片说明集成薄膜芯片应用中需要根据换能元的工作电压选用合适的击穿电压,以保证集成芯片既可以防护静电干扰,不影响产品的正常作用。

摘要：针对浮点乘仿真验证时覆盖率不全面和边界角用例定位难的问题,提出一种随机法和Hensel lifting理论联合的浮点乘测试用例生成方法.首先通过分析测试用例生成域设计了一个浮点乘测试用例产生及功能仿真平台;然后利用Hensel lifting理论提出一种统一的边界角浮点乘测试用例生成模型.将所提方法用于文中设计的功能仿真平台中,并将该平台与典型浮点测试工具集进行浮点乘性能比较的实验结果表明,该方法可使浮点乘检错率随浮点数位宽的增加而提升,最高增幅可达9.77%,比随机法检错率平均提高15.98%,比典型浮点测试工具集检错率平均提高1.9%.

摘要：针对浮点乘仿真验证中测试用例空间大、覆盖不全面和边界角用例定位困难等问题,提出了一种基于Hensel引理的规格化边界角浮点乘测试用例生成模型,并从正规格化和负规格化边界角浮点数两方面对测试用例及乘积结果进行了分类讨论.结果表明,与传统的边界角验证法相比,文中模型的平均检错率提高了约7.39%,不同浮点数位宽下的浮点乘检错率最高可增加9.77%,有效提高了浮点乘功能验证的覆盖率和设计可靠性.

摘要：将磁控溅射和感应耦合相结合形成感应耦合等离子体增强磁控溅射技术(ICPMS),制备了MoO_(3)高透亲水光学薄膜。使用分光光度计、水接触角测试仪、扫描电子显微镜、X射线衍射仪和X射线能谱仪,分别表征薄膜的光学性能、润湿性能、显微形貌、晶体结构和化学成分。通过正交实验法,以MoO_(3)薄膜的氧钼比、光学透过率、水接触角为指标,探究了感应耦合等离子体(ICP)氧氩比、ICP功率、靶位工作压强和ICP前处理时间工艺参数对MoO_(3)薄膜性能的影响。结果表明:氧氩比是影响性能的主要参数,其次是工作压强,影响最小参数是ICP功率。最优工艺参数是氧氩比400/300、靶位工作压强为0.15 Pa、功率为1500 W、前处理时间为18 min。研究为高透亲水光学薄膜应用,提供具体实验设计和工艺方法指导。

摘要：为了简化应用系统中的三线制同步串行通信扩展接口,减小系统体积,降低系统功耗,通过研究三线制同步串行通信的原理,利用FPGA,结合硬件描述语言VHDL,设计了三线制同步串行通信控制器功能框架结构,介绍了各组成模块的功能及工作过程,并对该控制器IP核的接口信号进行了详细描述与定义,最后在Xilinx ISE和ModelSim SE平台下对该控制器IP核进行了综合和功能仿真。

摘要：研究并实现了一种面向64位DSP处理器的可重构ALU,该ALU由4×4阵列的计算单元通过交叉开关互联构成,并支持32/64位定点数基本类型计算和可重构类型计算,32/40/64位浮点数基本类型计算和可重构类型计算.设计中采用复用64定点乘法器、64位左移/右移移位器等电路资源、统一定/浮点译码及计算模型等方法有效地降低了电路资源和设计复杂度.利用型号为xc6vsx315t-1ff1759的FPGA进行综合实现时,可重构ALU占用硬件资源为15 347个LUTs,时钟频率达到100 MHz.

摘要：随着芯片设计进入纳米时代,芯片的规模和工作频率不断提高,尤其在工艺发展到65nm及以下时,芯片的功耗已经成为继面积和性能之后的主要影响因素之一.面对低功耗设计技术要求的不断增加,对面向低功耗设计的仿真验证也提出了更高的要求.对此全面系统地介绍了低功耗设计的相关背景、原理和不同层次的优化技术,通过对一款多核DSP芯片的低功耗验证,针对低功耗设计的各种策略,构建了基于SystemVerilog的仿真验证环境,实现了一种高效可行的低功耗仿真验证方法.

摘要：本文采用了大信号瞬态分析方法，从砷化镓（ＧａＡｓ）材料参数和器件几何参数出发，通过求解Ｐｏｉｓｓｉｏｎ方程和连续性方程，模拟出ＦＥＴ器件端口特性，得到了大小信号器件模型不同的定量依据，并在此基础上提取出了ＦＥＴ非线性模型参数．本文所开发的软件，其有效性在从材料器件物理参数出发，一步设计出微波单片集成电路（ＭＭＩＣ）的ＣＡＤ过程中得到了验证．

摘要：为了对复杂浮点运算单元进行功能验证,设计并实现了一种基于UVM(Universal Verification Methodology)方法的验证平台.该平台集成了一套高效的浮点数产生机制,将浮点用例的求解转化为连分式的求解,拓宽了传统浮点用例的边界定义,同时也调用了基于C语言的参考模型来自检计算结果,并结合FCC(Fast Coverage Convergence)技术,加快了覆盖率收敛.应用结果表明,此验证平台能够对浮点运算单元各功能进行高效验证,极大地减少验证时间,且平台内嵌的浮点数产生器也能够移植到其他浮点功能验证平台.