摘要：DICE单元是一种有效的SEU加固方法,但是,基于DICE单元的SRAM在读写过程中发生的SEU失效以及其外围电路中发生的失效,仍然是加固SRAM中的薄弱环节。针对这些问题,提出了分离位线结构以解决DICE单元读写过程中的翻转问题,并采用双模冗余的锁存器加固方法解决外围电路的SEU问题。模拟表明本文的方法能够有效弥补传统的基于DICE单元的SRAM的不足。

摘要：为了提高片上缓存的速度、降低面积和功耗,提出了一种存储体编译和布局协同的片上缓存设计方法。该方法基于存储体在芯片上的不同空间位置预估该存储体的时序余量,分别采用拆分/合并、尺寸调整、阈值替换和长宽比变形等多种配置参数穷举组合进行存储体编译,根据时序余量选择最优的静态随机存取存储器存储体编译配置。将该方法与现有的物理设计步骤集成为一个完整的设计流程。实验结果表明,该方法能够降低约9.9%的功耗,同时缩短7.5%的关键路径延时。

摘要：为提高微电子及相关专业研究生VLSI设计实践能力,国防科学技术大学开设了《VLSI设计综合实践》课程。介绍了该课程的教学内容、教学方法、教学团队的情况。该课程参考借鉴了国内外同类课程的先进理念,在教学内容和方法上进行了创新性的探索与尝试,取得了良好的教学效果。

摘要：存储器与控制器的接口模块在如今多倍速率存储器(DDR,QDR等)中作为存储体和控制器之间信号的中转站起着至关重要的作用,接口模块通过时序的校准和数据的串并转换保证了高速数据有效的传输.研究了应用于网络设备的四字突发72Mb×36bQDR(4倍速率)Ⅱ+SRAM存储器接口的读写时序,针对其与控制器的接口协议详细论述了一种接口模块电路的实现方案,在500Mhz频率下完成了逻辑设计与验证以及版图物理设计工作.采用的移相时钟和延时校准机制提高了高速存储系统数据采集的可靠性.在tt,ss,ff三种不同器件端角下的验证结果满足四字突发QDRⅡ+SRAM存储器接口电路的时序和功能要求.该设计基于ASIC设计流程,模块面积小,功耗低,能够作为IP方便地应用于大型片上系统(system on chip,SOC)设计中,具有可移植性.

摘要：针对少量强核构成的片上多核处理器,设计了一种非阻塞双向环结构。该结构包含5层3种不同类型的环链路层,分别用于传输命令、大量数据以及小量数据;采用源路由方式,设计专门的拥塞控制网络,防止报文的相互覆盖;路由器采用无缓冲无阻塞结构,单节拍通过环的每个跳步,以降低环的传输延迟并实现可预知的确定延迟传输。针对环的链路距离长、位宽大的挑战,通过实验选择了合理的中继器插入方法,并采用相邻导线交替插入反相器以及信号线反向交错排布等串扰优化方法,对环进行物理设计和长链路进行延时优化。最终实现结果表明,所设计的环达到了1 GHz的工作主频,并具备高达256 GByte/s的链路带宽,完全满足高性能数字信号处理的需求。

摘要：提出了一种新的SEU加固单元,该单元在保持Whitaker单元基本结构的基础上增加4个晶体管以消除电平退化.SPICE模拟结果表明该单元读写功能正确,静态电流较Whitaker单元下降了4个数量级,写入速度和其他单元相当.通过DESSIS和SPICE混合模拟表明,该单元在LET为94MeV/(mg·cm2)的Au离子撞击下没有发生翻转.

摘要：研究了影响SEL敏感性的关键因素。针对180nm体硅工艺,基于校准的CMOS反相器器件模型,使用器件模拟的方法,研究了粒子入射位置、温度、阱/衬底接触位置、NMOS与PMOS间距等因素对SEL敏感性的影响。模拟和分析表明,CMOS电路不同位置的闩锁响应差别很大,找出了电路发生闩锁的敏感区域,得出了温度、阱/衬底接触的位置、NMOS与PMOS间距等因素与SEL敏感性之间的关系,并从理论上进行了解释,总结了降低单粒子闩锁效应的有效方法,研究结果能为深亚微米体硅工艺下的抗SEL加固设计提供有效的指导。

摘要：利用第一性原理的计算方法,研究了A-Z-A型GNR-FET的电子结构和输运性质及其分子吸附效应.得到了以下结论:纯净的A-Z-A型GNR-FET具有典型的双极型晶体管特性,吸附分子的存在会使纳米带能隙变小.对于吸附H,H_2,H_2O,N_2,NO,NO_2,O_2,CO_2和SO_2分子的情况,A-Z-A型GNR-FET仍然保持着场效应晶体管的基本特征,但吸附不同类型的分子会使GNR-FET的输运特性发生不同程度的改变;对于吸附OH分子的情况,输运特性发生了本质的改变,完全不具有场效应晶体管的特性.这些研究结果将有助于石墨烯气体探测器的工程实现,并对应用于不同环境巾GNR-FET的设计具有重要指导意义.

摘要：本文研究了负偏置温度不稳定性(NBTI)对单粒子瞬态(SET)脉冲产生与传播过程的影响.研究结果表明:NBTI能够导致SET脉冲在产生与传播的过程中随时间而不断展宽.本文还基于工艺计算机辅助设计模拟软件(TCAD)进行器件模拟,提出了一种在130nm体硅工艺下,计算SET脉冲宽度的解析模型,并结合NBTI阈值电压退化的解析模型,建立了预测SET脉冲宽度在产生的过程中随PMOS器件的NBTI退化而不断展宽的解析模型,TCAD器件模拟的结果与解析模型的预测一致;本文还进一步建立了预测SET脉冲宽度在传播的过程中随PMOS器件的NBTI退化而不断展宽的解析模型,SPICE电路模拟的结果与解析模型所预测的结论一致.

摘要：SOI工艺具有内在的抗辐照能力,因此被广泛地应用于航天、军事等高可靠领域。本文基于我国目前最先进的0.5μm的PD SOI工艺设计了8Kb的SRAM,并且采用体引出、环形栅等多种技术对其进行了抗辐射加固。模拟表明该SRAM的读写时间小于20ns,50MHz下平均功耗小于55.8mW。