摘要：该文分析了塔域的运算特性,提出了基于塔域分解的非线性变换实现方法,设计了求逆运算的随机掩码方案,利用循环移位对随机掩码进行移位变换,形成了基于塔域的循环移位随机掩码方案,实现了所有中间值的随机化隐藏,提高了算法的抗能量攻击能力。该文在高级加密标准(AES)算法上进行验证,利用T-test和相关性分析对掩码方案进行安全性评估。该掩码方案无明显信息泄露点,可有效抵抗相关性攻击,另外较现有文献的掩码方案,资源开销更小,通用性更好。

摘要：物理不可克隆函数(PUF)作为芯片及系统的安全可信“根”,广泛应用在密钥管理、设备认证和指纹识别等重要领域,是目前解决芯片及系统安全问题最有效的方法之一。该文通过对PUF电路结构、工作特性和现场可编程门阵列(FPGA)结构的研究,提出一种基于可配置延迟链的蝶形强PUF(CBS-PUF)设计方法。首先利用FPGA中3种基本单元构建两条对称的可配置延迟链,并将延迟链首尾交错互联形成蝶形强PUF;然后基于FPGA搭建了PUF测试平台并开发了响应采集工具,实现激励-响应的自动化采集;最后,分析CBS-PUF的可靠性、均匀性和唯一性等性能,并讨论了抗模型攻击的具体方案。实验结果表明CBS-PUF的稳定性为99.34%,均匀性为51.02%,唯一性为47.2%,模型攻击效率最高为50.91%,可广泛应用在芯片及系统安全领域。

摘要：针对可重构密码处理器对于不同域上的序列密码算法兼容性差、实现性能低的问题,该文分析了序列密码算法的多级并行性并提出了一种反馈移位寄存器(FSR)的预抽取更新模型。进而基于该模型设计了面向密码阵列架构的可重构反馈移位寄存器运算单元(RFAU),兼容不同有限域上序列密码算法的同时,采取并行抽取和流水处理策略开发了序列密码算法的反馈移位寄存器级并行性,从而有效提升了粗粒度可重构阵列(CGRA)平台上序列密码算法的处理性能。实验结果表明与其他可重构处理器相比,对于有限域(GF)(2)上的序列密码算法,RFAU带来的性能提升为23%~186%;对于GF(2u)域上的序列密码算法,性能提升达约66%~79%,且面积效率提升约64%~91%。

摘要：粗粒度可重构密码逻辑阵列(CGRCA)难以兼容细粒度序列密码算法,且在编码环节功能单元容易出现竞争冲突,进而导致阵列的资源利用率低和延迟大等问题。为此,利用与-异或-非图(AXIG)双逻辑表达的优势,该文提出一种混合粒度的可重构的多功能密码运算单元,并在晶体管级进行了实现验证,可兼容现有序列密码算法中非线性布尔函数,在延迟和面积-延迟积(ADP)方面均有提升。设计了可重构与、异或、与非(RAXN)逻辑元件,可同时重构“And,Xor,Nand”等逻辑功能,并提出了RAXN的晶体管级实现方法和版图结构;提出了基于RAXN的功能扩展方法,实现了全加器功能、与/异或3输入逻辑功能以及乘法部分积生成功能,并作为基本功能单元(RAXN_U);结合动态配置和动态调度的思想,利用阵列中互联资源和RAXN_U,设计一种可同时实现32bit加法、8 bit乘法、CF(2^(8))有限域乘法,以及包括S盒在内的复杂非线性布尔函数的混合粒度多功能密码运算单元(RHMCA)。在CMOS 40 nm工艺进行后端定制化设计,实验结果表明,该文提出的多功能单元较传统的实现方法,延迟最好情况优化1.27 ns,面积-延迟积(ADP)值最大提升44.8%。

摘要：针对现场可编程门阵列实现的密码算法所面临的电磁侧信道安全威胁问题,通过分析现场可编程门阵列的底层硬件架构,提出了一种基于随机预混淆逻辑单元的抗电磁侧信道攻击防护方法。提出的方法用查找表架构来实现随机预混淆逻辑单元,通过在待防护电路设计中靶向插入随机预混淆逻辑单元,并利用现场可编程门阵列中的查找表和超前进位链片上资源进行相关时序调控,以隐藏组合逻辑的运算起始状态。同时能够掩盖时序逻辑的状态翻转,从而减小电磁侧信道泄露信噪比,最终达到降低电磁辐射与密钥相关性的目的。以高级加密标准电路作为验证基准,基于现场可编程门阵列进行电路实现,采集电路加密明文所产生的电磁辐射,使用相关性电磁侧信道分析方法破解电路密钥。实验结果表明,在应用所提出的防护方法后,破解密钥所需的电磁曲线数目从94提高至100000以上,电磁侧信道安全性提高了1000倍以上,该防护方法引入的逻辑资源开销仅为1.1%,功耗开销仅为1.47%,且并未引入额外的性能开销。

摘要：针对SoC的安全调试需求,提出基于SRAM-PUF的JTAG安全认证架构。分析HMAC认证协议的安全性,建立基于SRAM-PUF的密钥生成模型,提出基于模糊提取器的密钥注册和重构算法,形成基于SRAM-PUF的密钥生成器;融合HMAC协议和JTAG协议,提出基于HMAC的安全JTAG调试协议,设计JTAG扩展认证指令;基于RISC-V处理器搭建SoC安全JTAG验证平台。实验结果表明,该安全JTAG架构能够有效抵御典型JTAG攻击方式,在55 nm工艺下的面积开销仅增加73.148 KGates,最大时钟频率可达400 MHz。

摘要：模运算单元是粗粒度可重构密码阵列(Coarse Grain Reconfigurable Cryptographic Array,CGRCA)的关键部件,通过重构不同处理位宽和模数的算术类密码算子来覆盖更多类型的分组密码,然而现有的模运算单元的执行延迟高且功能覆盖率低,限制了CGRCA整体性能的提升。文章通过分析分组密码模运算特性,提出一种可重构模运算方法,统一了该类算子的数学表达方式,并设计了一种可重构模运算单元(Reconfigurable Modulo Arithmetic Unit,RMAU),该单元支持5种模乘运算、3种模加运算和3种乘法累加运算。同时,通过舍弃部分积中的无用比特位、扩展Wallace树压缩求和过程、精简模修正电路执行路径,降低了该单元的关键路径延迟。基于CMOS 180 nm工艺测试了RMAU的功能与性能,实验结果表明,文章所提的RMAU具备高功能覆盖率,与模乘RCE单元、可扩展模乘结构和RNS乘法器相比,计算延迟分别降低了39%、44%和47%。

摘要：为了进一步提高对硬件木马的识别水平,利用遗传算法的全局搜索能力,提出基于遗传算法的少态节点活性提升方法,以少态节点的翻转次数代表活性,寻找能提升少态节点活性的测试向量集.在测试向量激励下,将被测电路中少态节点的翻转次数作为适应度,在整个测试向量空间内进行选择、交叉和变异操作,并比较父代与子代适应度,保留适应度较大的向量集,最终达到迭代终止条件,生成优化的测试向量集.以ISCAS'85基准电路c3540为研究对象进行仿真验证,实验结果表明,在算法运行前,以1000个向量为输入时,电路所有非少态节点的翻转次数之和为155158,少态节点的翻转次数之和为117;在算法运行后,以1000个向量为输入时,电路所有非少态节点的翻转次数之和为157146,少态节点的翻转次数之和为882.遗传算法生成的测试向量组将少态节点的翻转率提高了7.54倍,并将相对翻转率提升了7.44倍.

摘要：集成电路芯片制造过程中,攻击者可以利用电路版图中的空白区域植入硬件木马。为此,提出了一种基于A2-RO电路版图填充的硬件木马抗植入方法,以减小电路版图中的空白区域为防护目标,设计了能够动态监测稀有节点翻转情况的功耗表征结构A2-RO,并提出了迭代填充算法及路径构建算法,通过在电路版图的空白区域中智能化地构建A2-RO电路,提高了电路的安全防护水平。基于SMIC 180 nm工艺,以ISCAS’85和ISCAS’89中的基准电路作为研究对象进行仿真验证。仿真结果表明:版图填充后,芯片的面积利用率提高至95%以上,剩余空白区域无法填充最小尺寸的标准单元。A2-RO电路移除攻击后的侧信道电流变化值为1.921 mA,有效实现了对版图空白区域的防护。版图填充的额外布线资源开销可控制在7%以内,对关键路径延时的影响在1.2%以内。

摘要：分组密码中的S盒(多输出)以及流密码中的反馈函数都需要特殊的布尔函数来保证密码算法的安全性。为解决现有流密码算法中非线性布尔函数(NLBF)可重构硬件运算单元资源占用过大、时钟频率低等问题,提出一种高效的基于与非锥(AIC)的NLBF可重构运算单元设计方法(RA-NLBF)。以密码学理论为基础,在着重分析多种流密码算法的NLBF特性,提取了涵盖与项次数、与项个数、输入端口数等NLBF函数特征的基础上,提出基于“混合极性Reed-Muller(MPRM)”和“传统布尔逻辑(TB)”双逻辑混合形式的NLBF化简方法,NLBF的与项数量减少29%,形成了适用于AIC的NLBF表达式;根据化简后的表达中与项个数、与项次数分布等特征,设计了可重构AIC单元和互联网络,形成可满足现有公开流密码算法中的NLBF运算的可重构单元。基于CMOS 180 nm工艺对提出的RA-NLBF进行逻辑综合验证,结果显示该方法的面积为12949.67μm^(2),时钟频率达到505 MHz,与现有相同功能的单元可重构序列密码逻辑单元(RSCLU)相比,面积减少了59.7%,时钟频率提高了37.3%。