摘要：该文在体硅CMOS工艺下设计了一种16 Gbit/s并转串/串转并接口(SerDes)芯片,该SerDes由4个通道(lanes)和2个锁相环(PLLs)组成。在接收器模拟前端(AFE)采用负阻抗结构连续时间线性均衡器(CTLE),得到22.9 dB高频增益,利用5-tap判决反馈均衡器(DFE)进一步对信号码间干扰(ISI)做补偿,其中tap1做展开预计算处理,得到充足的时序约束条件。采用最小均方根(LMS)算法自适应控制CTLE和DFE的补偿系数来对抗工艺、电源和温度波动带来的影响。测试结果表明,芯片工作在16 Gbit/s时,总功耗为615 mW。发射器输出信号眼高为143 mV,眼宽43.8 ps(0.7UI),接收器抖动容忍指标在各频点均满足PCIe4.0协议要求,工作温度覆盖–55℃~125℃,电源电压覆盖0.9 V±10%,误码率小于1E-12。

摘要：在被高性能计算采用较多的CCNUMA结构中,IO资源的常见组织形式是分散在各计算结点下,由各结点分散管理.这种组织形式有一些潜在的问题.首先对这些问题进行了分析,然后利用现有的IO链路技术和存储网络技术,提出了一种新的IO系统结构,并介绍了关键模块的设计.经过功能分析表明,新的IO系统结构能取得较高的性能,为全局共享分布并行IO技术的发展提供了参考.

摘要：基于对称负载压控振荡器(VCO)的单粒子瞬变(SET)失效机理,应用设计加固(RHBD)技术分别改进了偏置电路和环形振荡器,设计和实现了一款0.18μm CMOS辐射加固差分VCO。模拟结果表明:加固VCO的SET敏感性大幅降低,同时还降低了抖动对于电源噪声的敏感性。虽然电路结构变化会导致频率下降,但可以通过调整电路尺寸而解决。此外,加固VCO面积开销有所降低,优于其他加固方法。

摘要：针对校验矩阵形如准循环双对角阵的结构化LDPC码,对比研究了两类高效的编码算法:矩阵分解编码算法和分项累加递归编码算法,证明了两类算法从实现角度是等价的,但分项累加递归编码算法推导更为直观,且便于硬件并行实现。基于分项累加编码算法,提出了一种适合准循环双对角LDPC码的部分并行编码结构,设计实现了IEEE 802.11n标准中的LDPC码编码器。FPGA实现结果表明,所设计的LDPC编码器具有硬件开销较小、吞吐率高的优点,在码长为1944bit、码率为5/6时信息比特吞吐率最高可达13Gbps。

摘要：现代通信和图像处理等应用领域中向量运算的宽度灵活多变,且程序可循环执行.为了支持宽度的灵活多变,研究并提出一种新颖的分层计算模型,在基于有16个向量运算单元的向量处理器上用该模型构建了一种可配置成多组多宽度的归约树结构,向量宽度为2至16.设计了控制模块,在无需修改程序的情况下可通过隐式自增的方式指定归约目标,使单程序可以多次循环执行.对所实现的归约网络部件在TSMC65nm工艺库下用Synopsys的Design Complier工具进行综合,结果显示其工作频率可达700MHz,面积为92363.04um2,功耗为17.30 mW.在相同工艺库和工作频率下,该设计的性能开销比是一种精简归约网络的2.36倍.

摘要：分析验证了传统D触发器型PFD结构的SEE敏感性,提出了一种新型的SEU/SET加固鉴频鉴相器,SPICE模拟结果表明该结构功能正确,对于1GHz的时钟信号,鉴频鉴相的精度可达0.8rad。锁相环的整体模拟结果表明,抗辐照的PFD与传统的PFD相比,锁相环的电学性能没有改变,锁定时间保持一致。对传统D触发器型PFD和设计加固的PFD进行了遍历轰击模拟,结果显示,提出的抗辐照PFD加固效果非常明显,敏感节点的数目可以降低80%左右。

摘要：针对高性能M型数字信号处理器(M-DSP)对浮点运算的性能、面积和功耗要求,研究分析了M-DSP总体结构和浮点运算的指令特点,设计和实现了一种高性能低功耗的浮点乘累加器(FMAC)。该乘加器采用单、双精度通路分离的主体结构,分为六级流水站执行,对乘法器、对阶移位等关键模块进行了复用设计,支持双精度和单精度浮点乘法、乘累加、乘累减、单精度点积和复数运算。对所设计的乘加器进行了全面的验证,基于45 nm工艺采用Synopsys公司的Design Compiler工具综合所设计的代码,综合结果表明运行频率可达1 GHz,单元面积36 856μm2;与FT-XDSP中的乘加器相比,面积节省了12.95%,关键路径长度减少了2.17%。

摘要：kD树是近邻搜索中应用最广泛的算法之一,针对其性能随着空间维度的增加而迅速降低的问题,提出一种可应用到高维空间的kD树搜索算法——okD树.在该okD树的创建过程中,左右子结点之间保留重叠区域,重叠区域不参与后续的划分而是直接传递到子结点;在搜索过程中,对于存在重叠区域的子结点不进行回溯,以提高okD树的搜索效率,不进行回溯的子结点中包含的重叠区域扩大了搜索范围,从而提高了搜索精度.实验结果表明okD树算法的性能优于当前主流的近似kD树算法.

摘要：软件无线电因被认为是无线通信技术未来的发展趋势而受到广泛关注。目前数字信号处理器是软件无线电发展的瓶颈。通过分析、比较目前几种较为典型的软件无线电数字信号处理器结构,归纳总结各种结构各自设计出发点和优缺点,并对软件无线电数字信号处理器的发展趋势做了展望。

摘要：本文设计和实现了5级全流水SIMD浮点乘加器,支持双精度和双单精度浮点乘法、乘累加(减)操作,用Modelsim和NC Verilog测试和验证了RTL代码实现,基于65nm工艺采用Synopsys公司的Design Complier工具综合硬件实现,运行频率可达714.286MHz。结果表明,相比文献[3]中经典的低延迟乘加结构,在相同综合条件下性能提升了17.89%,面积增加了6.61%,功耗降低了25.08%。