摘要：提出了一种基于1553B总线的收发器系统结构,设计实现了低压单电源供电的1553B总线收发器,有效降低了收发器的动态功耗。仿真及测试结果表明,该电路能在3.3 V的低电压下实现所有的收发功能,总线占空比为100%时的最大动态功耗仅为0.5 W,相比于5 V供电的1553B总线收发器,其动态功耗大约下降了1.7 W。该收发器采用0.5μm DPTM BCD(15 V)工艺流片,并已成功应用到低压的1553B总线产品中。

摘要：设计实现了一种消息重试灵活的增强型1553B总线控制器。采用不同于传统1553B总线控制器的存储器管理结构,将操作指令以OP码的形式配置在存储器的相应地址中,从而在总线控制器发生消息重试时,使重试的消息能灵活地变动,并且能重试多次。仿真结果表明,该增强型总线控制器使得消息重试更加灵活,有效地提高了消息重试的成功率和数据传输的可靠性。该总线控制器已应用于1553B协议芯片,并经流片验证。

摘要：介绍了一种由两个交叉耦合反向器构成的6-晶体管(6-T)存储单元的噪声容限分析方法。对6-T CMOS SRAM单元的稳定性作了分析及仿真。借助SPICE和MATLAB工具,对存储单元在数据保持和数据读取时的稳定性、数据写入过程中的可靠性及其之间的关系进行了深入研究。对可能影响噪声容限的因素,如单元比、上拉比、MOS管的阈值电压、位线预充电压、电源电压以及温度进行了仿真讨论,并从中得到合适的电路设计参数。流片结果表明,理论分析与实测数据相符。分析数据对基于CSMC 0.5μm CMOS工艺的SRAM电路设计优化具有指导作用。

摘要：针对在40Gb/s以太网规范中定义的循环冗余校验码(Cyclic Redundancy Code,CRC)计算关键路径过长的问题,提出了一种分块处理的方法来缩短每条关键路径的计算时间,从而满足时序的要求。对电路进行仿真,并使用中芯国际65nm工艺库进行综合。验证结果表明,提出的分块并行计算方法正确,并且能够提高CRC计算速度,满足时序要求。

摘要：提出了一种适用于I^2C总线板卡的热插拔电路,解决了一直以来I^2C板卡无法热插拔的问题。在介绍热插拔对系统影响的基础上,给出了热插拔电路的详细设计方案。设计的电路具有总线状态检测功能,通过总线预充电和电容隔离的方法使板卡在热插拔过程中对总线的干扰降低到最小,有效保证了系统工作的稳定性。

摘要：设计实现了一种适用于宇航环境的IO端口。该IO端口电路在传统IO结构的基础上增加了栅控二极管、clamp、BUS等特殊结构,同时对输出驱动结构进行了改进设计,使得端口既能实现正常的数据输入输出功能,又能在满足冷备份功能的同时具备一定的ESD能力。采用抗辐照加固的SOI流片工艺使得该IO端口具备一定的抗辐照特性,稳态总剂量达到100 krad(Si)。经流片测试验证,该IO端口具备适用于宇航环境的特性,驱动能力及ESD指标均达到设计预期。研究结果对宇航电路的端口设计具有一定的指导意义。

摘要：以企业设计文件的整件明细表为主线,从概述、编制依据、要素、各栏的填写方法等方面详细解析了如何贯彻执行设计文件管理制度的各项要求,总结了适用于电子行业各企业编制设计文件的编写方法,同时论述了设计文件的标准化对保证产品具有完整、齐备、成套的产品图样的作用。

摘要：对集成电路总剂量加固技术的研究进展进行了分析。集成电路技术在材料、器件结构、版图设计及系统结构方面的革新,促进了总剂量加固技术的发展。新的总剂量加固技术提高了集成电路的抗总剂量能力,延长了电子系统在辐射环境下的使用寿命。文中总结了近年来提出的新型的总剂量抗辐射加固技术,如采用Ag-Ge-S、单壁碳纳米管材料(SWCNT)、绝缘体上漏/源(DSOI)器件结构、八边形的门(OCTO)版图、备用偏置三模块冗余(ABTMR)系统等加固方法,显著提高了器件或电子系统的总剂量抗辐射能力。研究结果有助于建立完整的总剂量加固体系,提升抗辐射指标,对促进总剂量加固技术的快速发展具有一定的参考价值。

摘要：本文首先介绍了BIM技术,随后讨论了在市政工程电气设计当中的应用优势,接下来则是通过BIM技术在市政电气设计应用实例入手,讨论了BIM技术的应用方式。

摘要：本文分析了减速器型式试验台几种布置方案的优，缺点，提出了在特殊情况下采用“背对背”或“增速器作陪试机”的设计方案。