摘要：采用FPGA(field programmable gate array)设计基于原模图低密度奇偶校验(low density parity check,LDPC)码的联合信源信道译码器,信道部分和信源部分都是由原模图LDPC码组成。在原模图LDPC码联合译码器的硬件实现架构中,通过2步循环扩展得到了适合硬件实现的准循环原模图LDPC码,译码器信息的迭代更新采用TDMP(Turbo decoding message passing)分层译码算法,采用的归一化最小和算法使得P-JSCD(photograph-based joint source and channel decoding)具有部分并行结构。最后,为了降低资源消耗和译码延迟,采用了提前终止迭代策略。基于FPGA平台的硬件实现结果表明,该联合译码器的译码性能非常接近相应的浮点算法,并且最大时钟频率达到193.834 MHz,吞吐量为24.44 Mbit/s.

摘要：针对传统原模图低密度奇偶校验(low density parity check,LDPC)码在译码硬件实现中,由于采用随机扩展方式,导致数据拥塞和布线困难,继而产生译码延时和资源消耗的提高及吞吐量的下降问题,通过2步准循环扩展得到了适于硬件实现的码字结构,设计了一种面向磁记录信道的原模图LDPC码译码器。该译码器信息更新采用基于TDMP(turbo decoding message passing)分层译码的归一化Min-Sum算法使得译码器具有部分并行架构;同时为了降低译码时间及功耗,给出一种低资源消耗的提前终止迭代策略。硬件实现结果表明,该译码器的译码性能十分接近相应的浮点算法,在低资源消耗的前提下,工作频率可达183.9 MHz,吞吐量为63.3 Mbit/s,并可同时适用于多种原模图LDPC码。

摘要：时延是现代通信系统的一个重要指标。滑动窗译码能够在保证性能的基础上降低时延。基于滑动窗译码提出了一种不规则原模图低密度奇偶校验(low density parity check,LDPC)卷积码的构造方法。通过对基于AR4JA(accumulate-repeat-by-4-jagged-accumulate)的LDPC卷积码在AWGN(additive white Gaussian noise)信道下的P-EXIT性能分析发现,利用这种构造方式能够设计出多码率并且在BP译码和滑动窗译码方式下都能逼近容量限的LDPC卷积码。计算机仿真证明了基于AR4JA的LDPC卷积码性能优于规则的LDPC卷积码,而且在滑动窗译码方式下在降低至少56.7%时延的同时表现出了很好的性能。结合提出的不规则原模图LDPC卷积码的构造方法和滑动窗译码得到了一种能够实现译码时延与码字性能良好折中的码字构造有效方式。

摘要：自适应调制系统要求其解调器能够对多种调制方式进行解调。通过研究发现,采用合理电路结构与算法,可使基于FPGA(field-programmable gate array)的PSK(phase shift keying)数字解调器在仅改变部分电路结构的情况下,对多种PSK调制方式进行解调。对一些现有解调技术进行探讨,并利用这些算法,设计了一种基于FPGA的可实现解调多种PSK调制方式的数字解调器。并通过ISE与ModelSim软件,在Xilinx公司的XC4VLX60芯片上进行了实现。综合和仿真结果表明,解调器工作效果良好,可应用于自适应调制系统中。