摘要：针对音叉式体硅MEMS陀螺仪传感器,提出了一种新颖的电容读出电路结构,该结构对共模电压漂移不敏感,能消除电容不匹配引入的误差。相关双采样(CDS)技术有效降低了电路的低频噪声和电压失调的影响。采用了一种简化的微陀螺传感器仿真模型,用于读出电路与微传感器的联合仿真。读出电路在0.35μm2P4M标准CMOS工艺下设计流片,芯片面积为2.5mm×2.5mm,5V电源电压,电路工作在500kHz的时钟频率下,实现了1.5aF/Hz1/2的电容分辨率和大于100dB的动态范围。

摘要：该文针对设计了一款基于解调信号相位矫正技术的低噪声微陀螺接口电路芯片。读出电路采用全差分跨阻放大器结构优化噪声性能，获得了0.63 aF/Hz的等效输入电容噪声。检测通路中采用双通道正交解调技术和解调信号相位矫正技术，完全消除了机械正交信号的干扰。芯片在0.35μm CMOS工艺下实现，与电容式微陀螺的联合测试表明，微陀螺系统的输入等效噪声为0.01o/s/ Hz ，在8.5 mV/o/s标度因子和5 V供电电压条件下，陀螺量程达到了±200o/s，线性度为2‰。

摘要：读出电路位于微传感器系统信号通路的最前端,是决定系统性能的关键因素。本文针对音叉式体硅微陀螺的具体应用,提出了一种低噪声电容读出电路,芯片采用斩波技术降低了电路的低频1/f噪声、失调电压以及参考电压失配的影响,提高了读出电路的分辨率和动态范围;提出一种噪声电荷转移的分析方法,用于分析和预测读出电路的噪声性能;建立一种简化的微陀螺传感器仿真模型,用于模拟读出电路对微传感器的响应。读出电路在0.35μm 2P4 M标准CMOS工艺下设计流片,并与微传感器进行了联合应用,芯片面积为2×2.5mm2,在5V电源电压,100kHz的时钟频率下,实现了4aF/Hz的电容分辨率和94dB的动态范围。

摘要：针对差分式电容传感器,提出了一种结构简单的低噪声、低失调电容读出电路.该电路由2相非交叠时钟控制,且对电路的寄生电容不敏感,可直接将传感器电容的变化量转化为电压信号输出.相关双采样(CDS,correlated double sampling)技术有效降低了电路的低频噪声和失调电压的影响,提高了读出电路的分辨率和动态范围.读出电路在0.35μm2P4M标准CMOS工艺下设计流片,芯片面积为0.7mm×1.8mm,5V电源电压.电路工作在1MHz的时钟频率下,实现了0.4aF/√Hz的电容分辨率和118dB的动态范围.

摘要：将嵌入式实时系统、CAN总线和多传感器信息融合技术集成在一起,设计出了汽车检测线的集中/分布式实时数据的采集系统。提出三级分布式汽车检测线测控系统,开发基于μC/OS-II实时操作系统的汽车技术状态检测体系。研究适合于汽车技术状态检测平台的实时多任务调度算法,解决优先级反转和死锁问题。基于嵌入式实时系统的汽车检测线测控系统,可以减少检测线中工控机和布线的数量,可以准确、实时的完成汽车综合性能数据的检测任务。

摘要：设计和分析了一种非常适合于汽车电子现场总线通信的网络拓扑结构——流线型网络PipeLineNet。分析了流线型网络交换的基本原理、结构及其在汽车电子监控的应用特点,设计了流线型网络的应用结构模型,并对采用流线型结构的交换现场总线网实现进行了实验,表明多点监控信息可以同时在汽车电子监控的流线型网络上传输。

摘要：This paper presents a novel field-programmable analog array （FPAA） architecture featuring a dual mode including discrete-time （DT） and continuous-time （CT） operation modes, along with a highly routable connection boxes （CBs） based interconnection lattice. The dual mode circuit for the FPAA is capable of achieving targeted op- timal performance in different applications. The architecture utilizes routing switches in a CB not only for the signal interconnection purpose but also for control of the electrical charge transfer required in switched-capacitor circuits. This way, the performance of the circuit in either mode shall not be hampered with adding of programmability. The proposed FPAA is designed and implemented in a 0.18 μm standard CMOS process with a 3.3 V supply voltage. The result from post-layout simulation shows that a maximum bandwidth of 265 MHz through the interconnection network is achieved. The measured results from demonstrated examples show that the maximum signal bandwidth of up to 2 MHz in CT mode is obtained with the spurious free dynamic range of 54 dB, while the signal processing precision in DT mode reaches 96.4%.